Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств деления чисел с контролем по четности. Целью изобретения является повышение достоверности формулируемых в устройстве результатов. Устройство содержит п n-разрядных сумматоров 1 х-п (п - четное число), а также нововведенные четыре блока 2-5 свертки по модулю два и дпа элемента 6 и 7 сравнения. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)5 G 06 F 7/52, 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4659149/24 (22) 06.03.89 (46) 07.03.91. Нюл. Р 9 (75) Г.П.Лопато и А.A.Ïoñòàê (53) 681.325(088.8) (56) Карцев M Ë. Арифметика цифровых машин. — M,: Наука, 1969, с.494, рис.>.1.

Dean К.I. С«1 >>)аг arra»s >or

binary division — Proceedings,о

rh« insrit»t.i<>n оГ Е1есrr>са1 Fngineers. Мау, 1970, >>о . 17, N р. 917-970, f i,",. 7.

„„SU„„1633395 A 1

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобре ение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств деления чисел с контролем по четности . Целью изобретения является повышение достоверности Аормулируемых в устройстве результатов. устройство содержит n n-разрядных сумматоров 1> д (n — четное число), а также нововведениые четыре блока 2-5 свертки по модулю два и два элемента 6 и 7 сравнения. 5 ил.

1633395

Изобретение относится к вычислительной Tf .õíèêå и может быть использовано при разработке быстродействующих устройств деления чисел с контролем

5 по четности.

Целью изобретения является повышение достоверности формируемых в устройстве результатов.

На фиг.l приведена структурная схе-1р ма устройстна для деления;на фиг.2 итеративная сеть устройства для и--4 без аппаратуры контроля;на фиг.3 функциональная схема ячейки, используемой в итеративной сети;на фиг.4 функциональная схема одноразрядного двоичного сумматора, используемого в ячейках итеративной сети; на фиг.5 дна примера, поясняющие деление чисел в исправном и неисправном устройствах на фиг.2.

Устройство для деления содержит п п-разрядных сумматоров (n — четное число) 11 — 1(,, блоки 2-5 свертки по модулю дна с первого по четвертый соответственно, первый и второй элементы 6 и 7 сравнения, вход

8 1 старших разрядон делимого, вход

8 младших разрядов делимого, вход 9 делителя, вход 10 логической единицы, вход 11 четности делимого, вход 12 четности делителя, ныходы частного

13 и остатка 14, выходы четностей частного 15 и остатка 16, выход 17 признака ошибки, выходы !8 q — 18„ (и-1) младших разрядов сумж(суиматоров 1 (— 1п соответственно, выходы

19! — 19 и старшего разряда суммы сумматоров 1 q — 1и соответственно, выходы 2 .),(— 20п переносов из (и-1) млад- 4р ших ра зр яд о н с уммат ор oB 1 — 1 q со ответственно, выход 31 переноса из старшего разряда сумматора 1h.

На фиг.2 для п = 4 показана реализация однотактного матричного делите- 45 ля без восстановления остатков (на фиг,1 он образован сумматорами 1

1 с соответствующими связями) в

h виде итеративной сети. В ней осуществляется деление делимого Х = О, Х(, Х, Х, Х4, Х, Х6 на делитель У

О, 71, У, У!„ в результате которого получается частное Z = Z, 7.(, Z, Z и сдвинутый на три разряда влево

R R! ° R(l . R (HcTHHHbtA 55 остаток равен R/8) . В сети используются ячейки двух типов: ячейки 22 и ячейки 23. Ячейка 22 содержит (фиг.3) элемент 24 сложения по модулю дна и одноразрядньп! двоичный сумматор 25.

Если н качестве сумматора 25 использовать одноразрядный двоичный суммаI тор с функциональной зависимостью суммы от переноса, то и устройстве для деления аппаратурой контроля по четности будут обнаруживаться нсе ошибки результата, вызываемые одиночной неисправнос т ью устр ойст ва или одиночной ошибкой но входных данных.

На фиг.4 приведена функциональная схема одноразрядного двоичного сумматора с функциональной зависимостью суммы от переноса. Сумматор содержит элементы И 26-29, HJIH 30-32, НЕ 33 и элемент 34 сложения по модулю два.

Функционирование сумматора описываетсяя логическими выражениями

С, = С, + Т,С, 1

S, = f Д+С =АВС х 1+((i l+1 х (Т + С;+,)ЯС где С, S, 1 соответственно перенос и сумма сумматора;

С С + ТС

1 1 1 1+1 )

S. = ft Klcl = fl ®Ñ, Первый блок 2 свертки по модулю два предназначен для предска зания четности остатка в соответствии с выражением (!

1!

К =Р„@ Г 1(1= V„ ) P,, ((= (где Рк — четность делимого;

P z — четность переносов из и-1 младших разрядов К-го с умма т ора;

G = А,В,, Т ° = А +В. — функции соответст1 1 венно генерации и транзиса переноса;

А,,В,, С(+(— разрядные слагаемые сумматора.

Ячейка 23 отличается от ячейки

22 только тем, что используемый н ней одноразрядный двоичный сумматор формирует инверсное значение суммы, т.е. его функционирование описывается выражениями

1633395 знак суммирования по модулю два.

С помоцью второго блока 3 свертки по модулю два в устройстве обра5 эуется значение фактической четности остатка, которое затем сравнивается на элементе 6 со значением пред— сказанной четности остатка. В резуль1U тате этого на выходе 17 устройства вырабатывается или не вырабатывается сигнал ошибки. Значение фактической четности остатка подается на выход 16 устройства. !5

Третий блок 4 свертки по модулю два вместе с вторым элементом 7 сравнения осуцествляют проверку правильности поступления делителя на вход

9 устройства.

С помоцью четвертого блока 5 свертки по модулю два формируется значение фактической четности частного, которое подается на выход 15 устрой25 ства.

Устройство работает следуицим образом.

После подачи делимого иа входы

8< и 8 и делителя на вход 9 устройства в нем на инается вычислитель- 30 ный процесс определения частного и остатка по способу без восстановления остатков. После завершения в устройстве переходного процесса íà его выходах 13 и 14 формируются соответ35 ственно частное и оста ок. Одновременно с выполнением в устройстве деления чисел возникаюцие íà выходах

20 — 20 сумматоров 1 < — 1 переносы поступают на входы первого блока 40

2 свертки по модулю два, на который подается также значение четности делимого с входа 11 устройства. На выходе блока ? формируется предсказанная четность остатка, которая и в 45 дальнейшем сравнивается а элементе 6 с фактической четностью остатка, образованной на выходе второго блока 3 свертки по ..одулю два. В случае несовпадения значений фактической и 50 предсказываемой четностей остатка на выходе 1 7 устройства вира ба тыва ется сигнал ошибки. С помоцью третьего блока 4 свертки по модулю два и второго элемента 7 сравнения осуцествляется контроль по четности правильности поступления делителя на вход 9 устройства. Гсли сумматоры 1q — 1 построены на основе одноразрядных двоичных сумматоров с фукнццональной зависимостью суммы от переноса (фиг.4), то при сравнении значений фактической и предсказываемой четностей остатка будут обнаруживаться все ошибки на выходах 13 и 14 частного и остатка устроства, вызываемые

его одиночной неисправностью. Обеспечивается также обнаружение всех ошибок, вызываемых одиночной ошибкой в делимом на входах 8.! и 8 устройства. Одиночная же оцибка в делителе может привести к необнаруживаемому классу ошибок в работе устройства.

Поэтому в устройстве предусмотрен контроль по четности правильности поступления делителя на вход 9 устройства.

Сумматоры 1 — — п †разрядн

3 и двоичные сумматоры комбинационного типа, соединены между собой, с входами и выходами устройства таким образом, что образуют оцнотактный матричный делитель, реализуюций способ . деления бе з восстановления остатков.

В за виспмости AT значения упр авляюнего сигнала на входе инвертирования сумматора, информация, подаваемая на его второй вход с входа 9 делителя устройства, либо инвертируется (если значение предыдуцего остатка положительное), либо проходит беэ изменения (если значение предыдуцего остатка отрицательное) . Одновременно с инвертированием информации на вход переноса сумматора подается сигнал логической единицы.. 3тим обеспечивается подача делителя в дополнительном коде. Таким образом, каждый сумматор 1 — 1 является сумматором с управляемым инвертором на втором входе. Перенос R нем может быть организован последовательным, параллельным либо комбинированным способом.

Ла фиг.5 приведены два числовых примера, подтверждаюцне правильность функционирования предлагаемого устройства для деления. Примеры рассмотрены применительно к итеративной се— ти, изображенной на фиг.? в предположении, что делимое Х = 0,100101, делитель У = 0,10!. В случае правильного деления частное 7. = 0,111, сдвинутый на три разряда влево остаток R = 0,010 (истинный остаток равен 0,000010). Па фиг.5а поясняется

1633395 деление чис ел в исправном устройстве, а на фиг.56 — в неисправном.

Предполагается, что неисправность устройства обусловлена наличием константной единицы на выходе переноса

5 сумматора 25 крайней правой ячейки о

22 первой строки сети (рта ячейка на фиг.2 заштрихована) . Точка на фиг.5 указывает образование переноса, значение которого равно "1" и который учитывается при предсказании четности остатка.

Формула изобретения

Устройство для деления, содержашее и и-ра зр ядных сумматоров (n — четное число), причем первый вход пер вогn сумматора соединен с входом старших разрядов делимого устройства, первый вход j-го сумматора (j = 2, 3,...,п) соединен с выходом п-1 младших разрядов суммы (j — 1)-ro сумматора и входом (j -t)-го младшего разря- 25 да делимого устройства, вторые входы всех сумматоров соединены с входом делителя устройства, вход переноса

j-го сумматора соединен с виходом суммы старшего разряда (j-1) — го суммато- 3р ра и выходом соответствующего разряда частного устройства, вход переноса первого сумматора соединен с входом логической единицы устройства, выход переноса из старшего разряда п-го сумматора соединен с выходом

35 и-го разряда частного устройства, выход суммы п-го сумматора соединен с выходом остатка устройства, о т л ич аюШе ес я тем, что, с целью повышения достоверности формируемых в устройстве результатов, оно содержит четыре блока свертки по модулю два и два элемента сравнения, причем вход четности делимого устройства соединен с первым входом первого блока свертки по модулю два, второй вход которого соединен с выходами переносов и-1 младших разрядов всех сумматоров, выход первого блока свертки по модулю два соединены с первым входом первого элемента сравнения, второй вход которого соединен с выходом второго блока свертки по модулю два и выходом четности остатка устройства, вход второго блока свертки по модулю два соединен с вьжодом остатка устройства, вход делителя устройства соединен с входом третьего блока свертки по модулю два, вьход которого соединен с первым входом второго элемента сравнения, второй вход которого соединен с входом четности делителя устройства, выходы двух элементов сравнения соединены с выходом признака ошибки устройства, вьжод частного устройства соединен с входом четвертого блока свертки по модулю два, выход которого соединен с выходом четности частного устройства.

1633395

1633395 ,0 ) o u r-o

r o о

0 4 0

Y 0 0 С!

0 1 р у / лФ

/ 0

0 0 7 0

Р =0 Р, Р"

0 8 0 0 1

Ф о 0 0 0 ю

У 0 4 0 0

0 а г î r

0 7 0 а 0 И и

Р,. ),= О, Р»-0, ®Рс А»

Рог. 5

Составитель Н.Маркелова

Редактор Н.Лазаренко Техред М.Дидык Корректор Л. Бескид

Заказ 617 Тираж 396 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101