Процессор для быстрого преобразования фурье
Изобретение относится к вычислительной технике, в частности к устройствам, выполняющим быстрое преобразование Фурье массивов различной размерности. Цель изобретения - расширение функциональных возможностей за счет вычисления преобразования произвольной размерности. Цель достигается за счет того, что в состав процессора входят три формирователя 1 адреса , коммутатор 4, блок 24 постоянной памяти коэффициентов, блок 9 памяти, счетчик 12, элемент ИЛИ 13, элемент И 16, дешифратор 18, элемент И 20, блок 7 постоянной памяти, регистры 26, 27, 29-32, арифметический блок 42, регистры 46-49. 1 з. п. ф-лы, 3 ил. Ј / о со со ю о
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„SU„„1633426 д 1 (51)5 G 06 F 15/332
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCKOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (2!) 4687871/24 (22) 13.03.89 (46) 07.03.91. Бюл. № 9 (72) А. Я. Стальной, А. В. Анищенко и В. А., Шуцко (53) 681.32(088.8) (56) Авторское свидетельство СССР № 1368889, кл. G 06 F 15/332, 1985
Авторское свидетельство СССР № 1247891, кл. G 06 F 15/332, 1985. (54) ПРОЦЕССОР ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычислительной технике, в частности к устройствам, выполняющим быстрое преобразование Фурье массивов различной размерности. Цель изобретения — расширение функциональных возмож ностей за счет выч ислени я п реобразования произвольной размерности. Цель достигается за счет того, что в состав процессора входят три формирователя 1 адреса, коммутатор 4, блок 24 постоянной памяти коэффициентов, блок 9 памяти, счетчик 12, элемент ИЛИ 13, элемент И 16, дешифратор 18, элемент И 20, блок 7 постоянной памяти, регистры 26, 27, 29 — 32, арифметический блок 42, регистры 46 — 49.
1 з. и, флы, 3 ил.
1633426
Изобретение относится к вычислительной технике, в частности к устройствам, выполняющим операцию быстрого преобразования
Фурье (Ы1Ф! массива чисел размерностью
Л, где У=2, r=(,2,3,...
Целью изобретения является расширенис области применения за счет вычисления преобразования произвольной размерности Л t. (=2 ).
На фиг. I приведена функциональная схема устройства; на фиг. 2 — схема форх))»роватс.)я адреса; на фиг. 3 схема
dI)Hpx)«t H I««Hot o блока.
Il()o««t«op (фиг. 11 содержит формировыт«ли 1 (l.»ð««ы, шину 2 входных данных, выход 3 формирователя 1 адреса, коммутатор 4 адресd. Bhlxo,g 5 формирователя адр«са, выход 6 ПВУ управления, блок 7
)гост<>slft lioé пыми ты (11 3У(управления, выход 8 Hoxt x) yT» fop(t 4 ы (()««d, блок 9 tiaмя ти, Bhtxo;g 10 !(АУ управления, выход 11 чс т IHKII 12, лс мент 11.1И 13, выход 14 ПЗУ х ll()df»л«нпя, выход 15 формирователя 1 адре«ol3, эл«м«нт 11 16, вход 7 дешифратора
lf», вход 19 формироваг«лей адреса, элемент
)! 20. выход 21 ПЗУ управления, тактовый нхз>д 22, ныхо.» 23 формироват«ля 1 адре, ы, б.п>к 24 постоянной памяти коэффиIIH«llãoB. выход 25 блока 24 постоянной и;»мя)и, рс) истры 26 и 27, выход 28 форм и ров,» т(л и (, (>« t H c T(»hf 29 32, выход 33 де<пифрыторы 18, выходы 34 и, 35 (IЛУ yttры в, I(нн н, н (оды 36> — 41 ы рифм«тH
BhlXt> ), >() l >Oil< СС<>РЫ.
Фор v)it(><)l»dT(x 1 с»др«сс» (фиг. 2! o,f()wItf t у мм»)<>(»:F, д«п)ифры тор 58, узел
59 )и) fo)IllHt)H If;ixIHTli, р«гн«)ры 60 и 6(и
Э.П <,)«If Г
Арифм«тн i(сииti блок 4 (фи) 3) «oäåðжит кол)л)у,* ы гор f>,3, ) ригг«р 64 з(»ыкы, функiistoHB.)ьпыи tI(>«<>(>()d:»oBdт«ль (>5 и сумматор 66.
Ilр<>цс((ор р,»боты«т «;п.»хющим образом.
И«хо,»)п>е состояние устанавливается каждый рыз fto«,п окончания циклы автоматически. В исходном состоянии регистры 60 и 6((!)01)MH()oBdT«, 1 адреса и регистры
26. 27, 30 32, 46 -49 процессора установлены в нулевое состояние. На шину 2 входных дынных поступают операнды
-Ij и lm,>t(, Bl (»((т,»l Ql pl<ò,п), t.äå п — количество строк в матрице; (l колич« TBo элем«HToB н строке; .! базовый адрес; (и) смещение
Ны вход 22 поступают тактовые импуль«hi., l«fttHp()dTo() 58 формирователя адреса tt()HIII»xtfi«T код команды и выдает сигнал разрешсния Hd элементы И 62 форх)ирои»»гсх»я 1 адресы и элемента И 16 npot»««co()d. х выхода 21 блока 7 поступает
45 сигнал разрешения на элемент И 20, иа входы 19 формирователей 1 адреса, и в регистры 61 этих формирователей ссютветственно записывается информация из входных операндов. С выхода регистра 61 информация (m,n) поступает на входы соответствующих узлов 59 формирователей I адреса. На выходах 3, 5 и 23 формирователей адреса появляются адреса первых элементов массивов (А+а!); (B+b! ); (Q+(7! (. Ha вход элемента И 20 с выхода 21 блока 7 поступает сигнал запрещающего уровня. Адреса (A+a((, (В+Ь1) с выходов 3 и 5 формирователей 1 адреса соответственно поступают в коммутатор 4 адреса. Адрес Q+ql j с выхода 23 формирователя 1 адреса поступает на вход блока 24 постоянной памяти. Коммутатор 4 адреса поочередно ком мутирует адреса
I А+а! и >B+b1 t в блок 9 памя(т»», с выхода которого комплексные числа А,В, соответс) вующие этим адресам, записываются в регистры 29, 30 и 31, 32, причем в регистры 30 и, 32 записываются реальные части комплексных чисел, а в регистры 29 и 31 — мнимые. С выхода 25 блока 24 постоянной памяти компл«к«ное число Q, соответствующее адресу (О+д1(, записывается в регистры 26 и 27. В регистр 27 записывается реальная часть, а в регистр 26 — мнимая. На входы управления записью-сдвигом регистров 26, 27, 29 32 поступает код записи с выходов
35 и 34 блока 7, а на тактовый вход по«",óïàþò тактовые импульсы с выхода 33 д«шифратора 18. IIo окончании записи с выходов 35 и 34 блока 7 на регистры 26, 27, 29 — 32 поступает код сдвига, с выхода
33 дешифратора 18 — импульсы сдвига, количество которых равно разрядности числа. Числа из регистров 26, 27, 29 — 32 последовательным кодом считываются одновременно в арифметический блок 42. На вход арифметического устройства поступает код операции (КОП) и маркер М вЂ” признак начала счета с выхода 43 блока 7, а на другой вход — сигнал разрешения записи КО(I с выхода 45 дешифратора 18.
Из знаковых разрядов регистров 26, 27, 29—
;32 поступает сигнал знака на триггеры знака арифметического блока 42 по входам 36—
4 I. Арифметический блок 42 последовательно-параллельного типа, может быть произвольным по выполнению.
Существует два вида вычислителей базовой операции БПФ вЂ” с прореживанием по частоте схемы арифметического блока 42. Построение схемы может быть выполнено произвольно, включая оба вида обработки или один из них для универсального вычислителя и любой вид обработки для специализированного вычислителя. Арифметический блок, выполненный согласно фиг. 3, может одновременно обрабатывать три комплексных числа, выполняя базовую
1633426
Формула изобретения
55 операцию вычисления БПФ с прореживанием по частоте. С выходов 52 — 55 арифметического блока 42 результаты вычислений в виде комплексных чисел А и В последовательным кодом соответственно записываются в регистры 46 — 49, причем в регистры 46 и 49 записываются реальные части, а в регистры 47 и 48 — мнимые.
Количество тактовых импульсов, необходимых для записи чисел А и В, равно разрядности этих чисел.
С приходом с выхода 10 блока 7 сигнала записи эти числа записываются поочередно в блок 9 памяти, число В за 1исывается по адресу (B+bl), затем число
А — по адресу {А+а!). Затем с выхода
14 блока 7 поступает сигнал установки нуля и через элемент ИЛИ 13 устанавливает в ноль счетчик 12, а с выхода 21 блока 7 на элемент И 20 поступает сигнал разрешения и по следующему тактовому импульсу на выходах 3, 5 и 23 формирователей 1 адреса появятся адреса (A+a2), {B+b2) и (Q+q2). Цикл счета для
ii-й итерации повторяется до тех пор, пока не вычислятся все элементы массива для данной итерации, и продолжается по всем итерациям.
Количество циклов в итерации и количество итераций определяются из данных операнда (m,ï). По окончании счета последнего элемента последней итерации на выходе
28 формирователя 1 адреса вырабатывается импульс конца программы и устанавливает в ноль регистры 60 и 61 формирователя 1 адреса, счетчик 12, регистра 26, 27, 29 — 32. Результаты вычислений накапливаются в блоке 9 памяти по адресам, заданным первым и вторым формирователями 1 адреса.
l. Процессор для быстрого преобразования Фурье, содержащий первый блок постоянной памяти коэффициентов, блок памяти и арифметический блок, отличающийся тем, что, с целью расширения области применения за счет вычисления преобразования произвольной размерности, в него введены три формирователя адреса, два элемента И, элемент ИЛИ, второй блок постоянной памяти, счетчик, коммутатор, дешифратор и десять регистров, причем информационный выход первого формирователя адреса подключен к первому информационному входу коммутатора, выход которого подключен к адресному входу блока памяти, информационный выход, вход которого является информационным выходом процессора, подключен к информационным входам регистров с первого по четвертый, выходы которых подключены к входам соответственно реальной и мнимой частей первого операнда и входам реальной и мни5
35 мой частот второго операнда арифметического блока, входы реальной и мнимой частей коэффициента которого подключены к выходам соответственно пятого и шестого регистров, информационные входы которого подключены к выходу первого блока постоянной памяти, адресный вход которого подключен к информационному выходу второго формирователя адреса, информационный вход которого соединен с информационными входами первого и третьего формирователей адреса и является информационным входом процессора, тактовым входом которого являются соединенные между собой первые входы первого и второго элементов И, выходы которых соответственно подключены: первого — к тактовым входам первого, второго и третьего формирователей адреса, второго — к первому входу дешифратора и счетному входу счетчика, информационный выход которого подключен к адресному входу второго блока постоянной памяти коэффициентов, выходы с первым по пятый которого соответственно подключены к входу управления записью-считыванием блока памяти, управляющему входу коммутатора, второму входу первого элемента И, второму входу дешифратора и входу начала вычислений арифметического блока, выходы реальной и мнимой частей первого и реальной и мнимой частей второго результатов процессора подключены к информационным входам соответственно седьмого, восьмого, девятого и десятого регистров, выходы которых подключены к информационному входу-выходу блока памяти, шестой выход второго блока памяти подключен к тактовому входу арифметического блока и третьему входу дешифратора, первый выход которого подключен к тактовым входам регистров с первого по шестой, входы обнуления которых соединены с первым входом элемента ИЛИ и подключены к первому установочному выходу первого формирователя адреса, тактовый выход которого подключен к второму входу второго элемента
И, входы разрешения записи первого, второго, пятого и шестого регистров подключены к седьмому выходу второго блока постоянной памяти, восьмой выход которого подключен к входам разрешения записи третьего и четвертого регистров, входы разрешения выдачи регистров с седьмого по десятый подключены к девятому выходу второго блока постоянной памяти коэффициентов, десятый выход которого подключен к входу обнуления арифметического блока и второму входу элемента ИЛИ, выход которого подключенк входу обнуления счетчика, второй выход дешифратора подключен к тактовому входу арифметического блока и тактовым входам регистров с седьмого по десятый, а информационныйй выход третьего формирователя адреса подключен к второму информационному входу коммутатора.
l633426
2. Процессор по п. 1, отличающийся тем, что формирователь адреса содержит сумматор, два регистра, элемент И, дешифратор и узел постоянной памяти, первый выход которого подключен к информационному входу первого регистра, выход которого подключен к первому входу сумматора и первому адресному входу узла постоянной памяти, второй выход которого подключен к первому входу элемента И, выход которого подключен к тактовому входу второго 10 регистра, выход которого подключен к второму адресному входу узла постоянной памяти, третий выход которого подключен к входам обнуления первого и второго регистров и является установочным выходом формирователя, вторым тактовым входом которого являются соединенные между собой второй вход элемента И и тактовый вход первого регистра, выход дешифратора подключен к третьему входу элемента И и является тактовым выходом формирователя, информационным выходом которого является выход сумматора, второй вход которого соединен с информационным входом второго регистра, входом дешифратора и является информационным входом формирователяя.
1633426
<.оставитель Л Г>аранов
Редактор Н. Рогулич Тепрел А. Кравчук Корректор О 11ин.r<
Заказ 619 Тираж 408 1Iоднисно<
ВН1!И11И Господ«рствеHH<>l ко>яитета rl<> изобрет< нияч и открытиям пр ГКI1Г C.(.r:I>
1 I:1035, Москва. Ж 35, Рау гнская наб, д. 4 5
11роизводственно-издательский кок<бннат «11ат< нт», г H r<>I><>д, i.r I;rr
