Недвоичный сумматор

 

Изобретение относится к электросвязи и может найти применение в высокоскоростных системах передачи телеметрической информации, использующих составные сигнапы с избыточностью, формируемые на основе длинных и сверхдлинных помехоустойчивых кодов, а также в вычислительной технике и автоматике . Цель изобретения - повышение быстродействия. Эта цель достигается за счет использования дешифраторов матрицы элементов И, групп -элементов ИЛИ, групп элементов И, блока вырчботки сигналов коррекции, шифратора, элементов ИЛИ, элемента И. 1 з.гь ф-лы, 5 ил. 1СЛ

союз советсних социАлистичесних

РЕСПУБЛИН (g1)g G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМЪГ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЬЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ прН Гннт осср (21) 4601160/24 (22) 31.10.88 (46) 15.03.91. Вша, 9 10 (72) Ю.П. Зубков (53) 681.325(088,8) (56) Ираягщивили И.В., Абрамов Н.А., Рабачева Е.В. микроэлектроника и однородные структуры для построения логических и вычислмтельных устройств.

И.: Наука, 1967, с. 174-176, рис.4.32.

Оранский А.М. Аппаратные методы в

ЦВТ. Иинск: БГУ, 1977, с. 27, рис. 1.7.

Изобретение относится к сумматорам одноразрядщюх чисел недвоичных систем счисления, символы которых представляются двончнимн кодами, оно может найти применение в приема.:ках многопознционных составных сигналов с избыточностью, формируемых на нове длинных и сверхдлинных номехоустойчивых кодов и используемых в высокоскоростных системах передачи, хранения и обработки телеметрической информации.

Цель изобретения — повышение быстродействия устройства.

Сущность изобретения заключается в следующем.

„„SU 16 51 4 А1

2 (54 ) Н ВДВОИЧ НЫИ СУММАТОР (57) Изобретение относится к электросвязи и может найти применение в высокоскоростных системах передачи телеметрической информации, использующих составные сигналы с избыточностью, формируемые на основе длинных и сверхдлинных помехоустойчивых кодов, а также в вычислительной технике и автоматике. Цель изобретения — повышение быстродействия. Эта цель достигается за счет использования дешифраторов матрицы элементов И, групп элементов

ИЛИ, групп элементов И, блока выработки сигналов коррекции, шифратора, элементов ИЛИ, элемента И, 1 з.п, ф-лы, 5 нл.

Исходные одноразрядные числа А и

В (слагаемые) преобразуются в числа

С и D такие, что A+B=C+D. При этом, если А+В больше или равна (М-1), где И вЂ” основание нецвоичной системы счисления, то С=1, а D=A+B-(И-1). Если А+В меньве, чем (М-1), то С=О, 0А+В. Кроме того, если ВфО, то Г1.

Для того чтобы предлагаемое устройство — одноразрядный сумматор можно было использовать в составе многоразрядного сумматора с параллельным переносом, требуется сформировать сигналы распространения переноса P u генерации переноса G, В рассматрива1635174 емом случае Р С, GCF, Искомая сумма определяется следующим образом.

1. Х 1), если СО и КО, где Х и К соответственно искомая сумма и сигнал ,переноса в данный разряд (если КО, то переноса нет, если К1, то имеется), при этом величина D принимает значения от DO до М-2D вппочительно.

2. X=D, если С! и К=1, при этом величина D принимает значения от D 0 до Э=М-1 включительно.

3. Х 0-1, если С 1 и КО, а величина D принимает те же значения, что и . в п.2. 15

4. Х 0+1, если С 0 и К=l, а величина 1) та же, что и в и.

Таким образом, в устройстве формируются сигналы распространения переноса P и генера щи переноса С, что в многоразрядном сумматоре позволяет реализовать параллельньЖ алгоритм перенэса.

На фи †. 1 изображена функциональная схем» недвоичного сумматора; н . 2 фиг. 2-5 — варианты возможного построения матрицы элементов И, первой руппы элементов ИЛ4, блока выработки сигналов коррекции, соединения групп лементон И с второй группой элементов ИЛИ, Для определениости коиструкции соотнетствующих блоков на чертежах фиг. 2-5 приведены для случая суммирования десятичных одноразрядных чиЗэ сел, представленных в двоичнои 4-разрядном коде (т.е. М 1О) °

Недноичный сумматор (фиг. 1) содержйт входы 1 первого слагаемого, входы 2 второго слагаемого, декэ«фраторы

3«, 31, матрицу 4 элементов И, первую группу 5 элементов ИЛИ, элемент 6 И, блок 7 выработки сигналов коррекции, вторую группу 8 элементов ИЛИ, пмфратор 9, выход 10 признака распростра- 45 кения переноса, выход 11 приэнака генерации переноса, вход 12 переноса, выход 13 результата сумматора, первый и второй элементы 14-15 ИЛИ, три группы элеиентов 16-18 И. Матрица 4 (фиг. 2) элементов И содержит входы

19«- 19,0 первого слагаемого, входов

2!) -20«0 вторЬго слагаемого, элементов 21 < -21 (00 И, выходов 22 - 22 9 и выходов 23!-23 !0.

Группа 5 (фиг. 3) элементон ИЛИ содержит элементы 24«-24> ИЛИ, выход

25 элемента 15, выходы 26-35 десятичных разрядов, Блок 7 содержит элементы 36-37 НЕ, элементы 38-41 И, элемент 42 ИЛИ, выходы 43«-43 (фиг. 4).

Соединение элементов И групп 16-18 представлено на фиг. 5 и содержит узлы переключения 44,-44„о, каждый из которых состоит иэ элементов 16-18 И, а также элемента 45 ИЛИ, выходов

46«46{0

С помощью дешифратора 3«(3 ) осуществляется преобразование комбинации

A(H) 4-разрядного двоичного кода в комбинацию двоичного равновесного кода с постоянным весом равным единице, разрядность которого Х-10 ° Двоичный код на входах дешифратора соответствует номеру его единичного выхода, Матрица 4 элеиентов И предназначена для формирования двоичного равновесного (он равен единице) кода величины D и пространственной фиксации величины С. На входы 19 j (j=l — 10) подается с выходов дешифратора 3 « двоичный равновесный код числа А, а ив входы 20« (i 1-10) — числа. В, Н; выходах 22 (11-9) формируется двоичный равновесный код числа D, если

СО; В случае, когда С 1, двоичный равновесный код числа Р фориируется нв выходах 23 (r l-10). Кроме того, единичные сигналы на выходах 19 (20!) соответствуют десятичным симяолви j-1 (i-!), Единичный сигнал на выходе 22 g соответствует десятичноиу символу 1-1. Единичный сигнал на выходе 23» — десятичному символу г-1. Выход 22 соединен с выходами тех элементов 21 в (a1-100), на которые поступают единичные сигналы с входов 19 и 20 i таких что li+j-! .J

У при i+j N-=10, Выход элемента 23„ соединен с выходами элементов 21д, на которые подаются единичные сигналы со входов 19 и 20, таких, что г = i+j-10 при i+j 010. Работает матрица 4 элементов И следукшум образом. На входы 19 и 20 подаются двоичные равновесные коды исходных чисел А и В. Пусть, например, А В=l. l. oãäÿ единичные сигналы присутствуют толькп на входах 19 и 20 . В результате на входах элементов 21,, 0(! «), т.е. 21<< появляются единичные сигналы, вследствие чего на выходе этого элемента И формируется единичный сигнал. Единичный сигнал с выхода элемента 21, И пос тупает на выход

22 блока, что непосредственно сни163517 детельствует о величине числа D=2 и косвенно о величине числа С=О. Если же, например, A-=7, В=8, то единичные сигналы — на входах 19 е и 20

9 5 блока (на входах элемента 21 И) и

79 выходе элемента 21 И, который соединен с выходом 23>, Единичный сигнал на выходе 23 показывает, что

0=6, а С=l. 10

Группа 5 элементов ИЛИ предназначена для формирования простых сигналов С (т.е. не косвенно, а непосредственно: единичный сигнал на выходе

24-С=1, нулевой — C=0), F (единичный сигнал на выходе 25-F=l нулевой

F=0) и сложного сигнала D (он снимается с выходов 26, единичный сигнал на котором соответствует символу 9, 27 — символу 8, и т.д., 35, единичный сигнал на котором соответствует символу 0). Все десять входов 23 соединяются с определенными входами элемента 14 ИЛИ. Кроме того, девять из входов 23, единичные сигналы на которых соответствуют символам 0-8, совдиняются с первыми входами определенных элементов 24 И, оставшийся из входов 23 (единичный сигнал на нем соответствует символу 9) — с выходом 26 30 группы 5. Каждый из девяти входов 22 соединяется со вторыМ входом определенного элемента 24 ИЛИ, Таким образом, к элементу 24 ИЛИ подключены те из входов 22, 23, единичный сигнал на которых соответствует символу 1-1.

Выходы элементов 24< -24 (единичные сигналы на них соответствуют ненулевым символам 1-8) и выход 26 (единичный сигнал на этом выходе соответст- 40 вует ненулевому символу 9) блока соединены с определенными входами элемента 15 ИЛИ, На выходе данного элемента формируется сигнал F. Работает элемент 5 группы следующим образом, 45

Если для входных символов А и В величина D, например, равна D=4 и C=l, то на вход 23, соединенный с первым входом элемента 24 > ИЛИ, пода ется единичный сигнал. Этот сигнал проходит на выход элемента 14 ИЛИ и выход

10, характеризуя величину С-l. Кроме того, он появляется на выходе элемента 24, выходе 31 блока, показывая, что 0=4, проходит через элемент 15 ИЛИ >5 на выход 25 блока в виде сигнала F 1.

В случае, когда D=4 а С=О, единичный сигнал появится на том из выходов 22, который соединен с вторым входом эле4 о мента 24<. В ре.-,ультате единичные сигналы формируются на выходах элемента 24 ИЛИ, выходе 31 блока (D=4), выходе 25 блока (F= 1), На выходе

24 блока — нулевой сигнал.

Блок 7 предназначен для формирования управляющих сигналов, которые обеспечивают преобразование символа

Р следующим образом: если единичный сигнал формируется на выходе 43», то требуется обеспечить D+1 (увеличить символ D на единицу); если единичный сигнал на выходе

43, то символ D не изменять; если единичный сигнал на выходе

43, то необходимо из D вычесть единицу, т.е. обеспечить D-l, Элементы 16-18 предназначены для преобразования символа D.

На вход 43» подается сигнал с выхода блока 7, по которому требуется символ D увеличить на единицу.

На вход 43 подается единичный сигнал и не изменяет символа 1). При появлении на входе 43 единичного сигнала из символа D вычитают единицу.

Единичный сигнал на выходе 46, (на выходе переключателя 44») соответствует символу О, на выходе 46> блока (переключателя 442) — символу 1 и т.д., единичный сигнал на выходе 46»о (на выходе переключателя 44»о ) — символу 9.

Шифратор 9 осуществляет преобразование двоичного равновесного кода (10-разрядного) в 4-разрядный двоичный код.

На фиг. 1 не изображен хронизатор, так как он выполнен в виде программновременного блока „работающего по жесткой программе.

Недвоичный сумматор работает следующим образом, Пусть, например, A=5, В=4. Числа

А и В в двоичных кодах подаются соответственно на входы 1, 2 устройства на время суммирования. В результате воздействия двоичных кодов на входы дешифраторов 3» и 3 на определенных выходах последних формируются единичные сигналы. Эти сигналы поступают на входы матрицы 4 элементов И, на выходах для С=! которого после их преобразования формируется сигнал D--О.

Этот сигнал воспринимается блоком элементов ИЛИ. На выходах последнего

1635174 формируется сигнал C=1, F=O, D=O. Сигнал С1 в виде сигнала Р=1 предъявляется на выход 10 устройства. Сигналы

0 0 и С=1 воспринимаются элементами

5 . 6И и на выходе последнего, соединенном с выходом 11 устройства, остается сигнал G=O. Сигнал C=1 подается на один иэ входов блока 7, на другой вход которого подается сигнал переноса, например, К=1. В результате воздействия на входы блока 7 единичных сигналов С и К на его выходе формируется управляющий сигнал — Р, ко. торый совместно с двоичным кодом D=O из группы 5 элементов ИЛИ поступает

I на определенные входы элементов 1618, С выходов их элементов величина

0=0 воспринимается шифратором 9, на нлтходах которого формируется двоичный код 0000.

Если K=O, то на соответствующем выходе блока 7 формируется управляюiqd3 сигнал D21. Воздействие этого игнала ча управляющий вход К элемен- 25 тов 16-18 приводит к тому, что на

:выходах данного блока формируетс . сигнал 9, который преобразуется дешифратором в двоичный код 1001.

После этого на входы 1,2 подаются 30 другие слагаемые и работа устройства повторяется, Формула изобретения

1. Недвоичный сумматор, содержащий два дешифратора, матрицу элементов И, первую группу элементов ИЛИ, шифратор и две группы элементов И, причем первый и второй входы сумматора соедине- 40 ны с входами первого и второго дешифраторов соответственно, выходы которых соединены с первым и вторым входами элементов И матрицы, выходы которых соединены с соответствующими . 45 входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой и второй групп, выходы шифратора соединены с выходами результата сумматора, о т— л и ч а ю шийся тем, что, с целью повышения быстродействия, сумма1

E тор содержит третью группу элемеп сов

И, вторую группу элементов ИЛИ, блок выработки сигналов коррекции, два элемента ИЛИ и элемент И, причем выходы элементов И матрицы соединены с входами первого элемента ИЛИ, выход которого соединен с выходом признака распространения переноса устройства, первыми входами элемента И и блока выработки сигналов коррекции, второй вход которого соединен с входом переноса сумматора, первые входы элементов И третьей группы соединены с выходами элементов ИЛИ первой группы и с входами второго элемента ИЛИ, выход которого соединен с вторым входом элемента И, выход которого соединен с выходом признака генерации сумматора, первый, второй и третий выходы блока выработки сигналов коррекции соединены с вторыми входами элементов И первой, второй и третьей групп соответственно, выходы которых соединены с первыми, вторыми и третьими входами соот: ветствующих элементов ИЛИ второй группы, выходы которых соединены с входами шифратора.

2. Сумматор по п. 1, о т л и ч аю шийся тем, что блок выработки сигналов коррекции содержит два элемента НЕ, четыре элемента И и элемент

ИЛИ, причем первый и второй входи блоков соединены с входами первого и второго элементов НЕ соответственно, выход первого элемента НЕ соединен с первыми входами первого и второго элементов И блока, первый вход блока соединен с первыми входами третьего и четвертого элементов И, второй вход блока соединен с вторыми входами первого и третьего элементов И, выход элемента НЕ соединен с вторыми входами второго и четвертого элементов

И, выходы второго и третьего элементов И соединены с первым и вторым входами элемента ИЛИ, выходы первого элемента И, элемента ИЛИ и четвертого элемента И соединены с первым, вторым и третьим выходами блока соответственно.! 635I74

1б35174

1635174

Составитель Н, Маркелова

Техред Л.Олийнык Корректор С. ЧеРни

Редактор А, Долинич

Заказ 756 Тираж 393 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101