Устройство обработки данных процессора
Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных процессорах . Цель изобретения - повышение быстродействия. Устройство состоит из сдвигового регистра 1, конвейерного регистра 3, программируемой логической матрицы 2, операционного блока 4, блока 5 регистров общего назначения, индексного арифметического блока 6, буферного регистра 7, регистра 8 адреса, блока 9 памяти. Повышенне быстродействия достигается за счет совмещения работы операционного блока с вычислением адресов операндов и с обменом данными между блоком регистров общего назначения и блоком памяти. 4 ил. (Я
А1
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИ Х
РЕСПУБЛИК (19) (И1 (g1)g G 06 F 15!00, 9/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ASTOPCH0MY СВИДЕТЕЛЬСТВУ си
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ. ГКНТ СССР (21 ) 4455788/24 (22) О?.07.88 (46) 07,05.91. Бкп, У 17 (71) Московский институт электронной техники (72) В.А.Верстаков (53) 681,325(088.8} (56) Авторское свидетельство СССР
У 1345207 ° кл. G 06 F 15100э 1986 °
Майерс 1". Архитектура современных
ЭВМ. — М,: Мир, 1985, т.1, с.53, Преснухин Л.Н. и др. Цифровые вычислительные машины.- М.: Высшая школа, 1981 ° с.7 ° (54) УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ
ПРОЦЕССОРА (57) Изобретение относится к вычисли2 тельной технике и может быть использовано в высокопроизводительных процессорах, Цель изобретения — повышение быстродействия, Устройство состоит из сдвигового регистра 1, конвейерного регистра 3, программируемой логической матрицы 2, операционного блока 4, блока 5 регистров общего назначения, индексного арифметического блока 6, буферного регистра 7, регистра 8 адреса, блока 9 памяти, Повышение быстродействия достигается за счет совмещения работы операционного блока с вычислением адресов. операндов и с обменом данными между блоком регистров общего назначения и блоком памяти. 4 ип.
I 647584
Изобретение относится к вычислительной технике, а именно к устройствам обработки данных, и может быть использовано в.3ВМ в качестве устрои5 ства обработки данных процессора
Функциями устройства обработки данных (Е-устройства) в процессоре являются декодирование команд, доступ к операндам, исполнение команд, установка кода состояния и признаков ошибок.
Целью изобретения является повыше-. ние быстродействия, На фиг,! приведена функциональная 15 схема устройства; на фиг.2 — структура формата команды, на фиг,3 и 4— временные диаграмьи работы устройства.
Устройство обработки данных процессора (фиг1) состоит из блока программного управления, содержащего сдвиговый регистр l программируемую логическую матрицу 2 (ПЛИ), конвейер-, ного регистра 3 (PK), операционного, 25 блока 4 (ОБ), блока 5 регистров (общего назначения POH) индексного арифметического блока 6 (ИАБ), буферного регистра 7 (РГ), регистра 8 адреса (РА), блока 9 памяти данных (ОЗУ) °
Формат команды устройства приведен на фиг.2. Выполняемая команда содержит код операпни (КОП), четыре коротких адреса: AI, А2, АЗ, А4 и
Смещение (CM). После КОП в свою оче35 редь. разбивается на поля . Операция
ОБ, микрокоманды ОБ(ИК ОБ), Тип ад, реса ОЗУ, Тип обмена.
Устройство работает следующим 4о образом, В исходном состоянии иа входе синхронизации СИ 2 высокий уровень, выходи сдвигаемого регистра I находятся в нулевом состоянии, процессов записи, считывания, обработки информации в устройстве не происходит, На устройство подаются команды, синхроим- пульсы СИ I синхроимпульсы СИ 3, для синхронизации блока 4 и снимает- 5О ся высокий уровень сигнала синхрони- зации С!. 2. В дальнейшем на вход
СИ 2 из внешнего устройства (например, контроллера памяти команд) подается короткий импульс, сбрасывающий сдвиговый регистр 3 в момент окончания каждой команды. ПЛМ 2 вы" полняет функции дешифратора команды, шифратора микрокоманды ИАБ 6 и формировання сигналов управления устройством, Схемы, на которых формируются сигналы управления, стробнруются внутри IUIM 2 сигналами с выходов сдвигового регистра, что обеспечивает формирование временной диаграммы функционирования устройства, В устройстве происходит арифметическая или логическая операция в ОП 4 над содержимым двух регистров блока 5 с адресами AI и А2, результат помещается в блок 5 по адресу А2.
Возможны случаи выполнения одно» операндной команды, возможно также, что результат операции остается во внутреннем регистре 6пока 4. Одновременно с операцией в блоке 4 и независимо от нее происходит операция обмена данными между ОЗУ и устройством с адресом А4 Это может быть блок 5 регистров или другое устройство, подключенное к входу-выходу данных.
Закись в ОЗУ или считывание иэ не". го определяется полем Тип обмена.
Адрес ОЗУ определяется полями АЗ и СМ формата команды. Способ формирования адреса ОЗУ определяется полем
Тип адреса ОЗУ в KOII, адресом может быть содержимое 6пока 5 по адресу
АЗ, сумма содержимого блока 5 и смещения, а также первый способ адресации с автоинкрементом нли автодекрементом; возможна прямая адресация с использованием только поля СМ, возможны также другие способы вычисления адреса с использованием содержимого блока 5, поля СИ и возможностей блока 6. При выполнении команды операция блока 4 или обмена может отсутствовать (т,е. в полях КОП, Операция ОБ и Тип обмена предусмотрены холостые операции). При выполнении арифметической или логической операции операнды выбираются из наиболее быстродействующей сверхоперативной памяти с прямой адресацией,. время выполнения операции блока 4 определяется суммой задержек магрицы 2 и блоков 4 и 5. Операция.обмена данными состоит из вычисления адреса ОЗУ и соответственно обмена, время ее выполнения определяется сум«, мой задержек ПЛИ 2 и блоков 5, 6, 8, 9, Чтобы согласовать времена выполнения операции блока 4 и обмена,, последняя выполняется в два этапа: на кервом происходят вычисление адреса ОЗУ, на втором обмен. Возможность
47584
Устройство обработки данных процессора, содержащее блок памяти данных, регистр адреса, индексный арифметический блок, буферный регистр, конвейерный регистр, блок регистров, блок программного управления, операционный блок, причем первый и второй информационные входы-выходы операционного блока соединены соответственно с первым и вторым информационным входом-выходом блока регистров, выход индексного арифметического блока соединен с первым информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти данных; вход команд устройства. соединен с первым входом кода операции блока программного управления, первая группа выходов которого подключена к групне входов управления операционного блока, вторая группа выходов блока программного управления подключена к группе входов управления индексного арифметического блока, с первого по девятый выходы блока программного управления подключены соответственно к входам синхронизации конвейерного регистра, буферного регистра, регистра адреса, входам выборки блока памяти данных, записи-считывания блока памяти данных, первому и второму входам записи блока регистров, первому и второму
5
16 такой конвейеризации обеспечивается наличием PK 3, задерживающего команду на время вычисления адреса, Такое выполнение устройства позволяет осуществлять арифметико-логические операции над содержимым регистров сверхоперативной памяти и параллельно с ними обмен данными между сверхоперативной памятью (блоком РОН) и
ОЗУ, т.е, подготовку данных и засылку в ОЗУ результатов вычислений.
Формула изобретения
1О
40 входам считывания блока регистров, отлич ающее ся тем, что, с целью повьппения быстродействия, третий информационный вход-выход блока регистров соединен с вторым информационным входом регистра адреса, с первым информационным входом индексного арифметического блока и с выходом буферного регистра, четвертый информационный вход-выход блока регистров соединен с информационным входомвыходом блока памяти данных и является входом-выходом устройства, выход конвейерного регистра соединен с вторым входом кода операции блока программного управления, с первым адресным входом блока регистров и является выходом адреса устройства, первый и второй входы синхронизации устройства соединены соответственно с входом синхронизации и с входом начальной установки блока программного управления, с десятого по тринадцатый вымоды которого соединены соответственно с третьим и четвертым входами жщиси и с третьим и четвертым входами считывания блока регистров, четырнадцатый и пятнадцатый выхода блока программного управления соединены соответственно с входом синхронизации буферного регистра и с входом управления селекций первого и второго информационных входов адресного регистра, вход команд устройст-. ва соединен с информационным входом конвейерного регистра, вторым, третьим и четвертым адресными входами блока регистров, вторым информационным входом индексного арифметического блока, с входом кода операции операционного блока, вход синхронизации которого соединен с третьим входом синкронизадин устройства, выход признаков результата оаерации операционного блока является выходом приз-) иаков оеаулътата операции устройства. фОР МА Т
К Ofl
А1 А2 45 А1
Смещкни
KOO
ОГ ерацию Об МК 05 . Тип адреса 039 Тин обмена си»
РеГИСтР
КОМ ЛНаА ммиствмь С с,.„
Редактор Н;Гунько
Заказ 1401 Тирак,419 Подписное
3НИИПИ Государственного коеятета ло изобретениям и открытиям ири ГЕНТ СССР
113035, Иосква, Ж-35, Рауаская наб., д. 4/5
Производственно-издательский комбинат "Патент", г. Узаород, ул. Гагарина, 101
Сма
СДВИГОЕЫЙ
МЛГКСТРЛЛЬ В с к
KOLA 844
3А4ВРжл ннЛЯ
1647584
КОМАН АЪ|
Was. 1
Составитель А. Соакни 1
Техред И.Дндык ЕорректорЛ,Патей
