Вероятностный мажоритарный декодер

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи и обработки информации , организованной в пакеты.позволяет повысить достоверность декодирования при приеме из дискретного несимметричного канала связи. Декодер содержит коммутатор 1, регистр 2, формирователь 3 проверок, вычислитель 4 числа единиц, сумматор 9 и компаратор 10. Благодаря введению вычислителя 5 числа нулей, вычислителя 6 весовых коэффициентов, вычислителя 7 порога и корректора 8 жесткого значения проверок обеспечивается снижение вероятности ошибочного декодирования символа по сравнению с прототипом более чем вдвое. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

s Н ОЗ.M 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

- (21) 4705496/24 (22) 15.05.89 (46) 07.05.91. Бюл. (Ф 17 (72) Н.Д. Виноградов, С.Л. Портной, А.Е. Туэков и Д.А. Флорковский (53) 621.391.25:681.325 (088.8) (56} Колесник В.Д., Мирончиков Е.Т. Декодирование циклических кодов. — M.: Связь, 1968, с. 113, Авторское свидетельство СССР

М 1396282, кл. Н 03 M 13/00, 1986. (54) ВЕРОЯТНОСТНЫЙ МАЖОРИТАРНЫЙ

ДЕКОДЕР (57) Изобретение относится к вычислительной технике и технике связи. Его использо„„ Ы„„1647915 Al вание в системах передачи и обработки информации, организованной в пакеты, позволяет повысить достоверность декодирования при приеме из дискретного несимметричного канала связи. Декодер содержит коммутатор 1, регистр 2, формирователь 3 проверок, вычислитель 4 числа единиц, сумматор 9 и компаратор 10. Благодаря введению вычислителя 5 числа нулей, вычислителя 6 весовых коэффициентов, вычислителя 7 порога и корректора 8 жесткого значения проверок обеспечивается снижение вероятности ошибочного декодирования символа по сравнению с прототипом более чем вдвое. 3 ил.

1647915

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи и обработки информации, организованной в пакеты.

Цель изобретения — повышение досто верности декодирования при приеме из дискретного несимметричного канала связи.

На фиг.1 приведена блок-схема декодера; на фиг.2 — временные диаграммы его работы; на фиг.3 — модель несимметричного канала связи.

Вероятностный мажоритарный декодер содержит коммутатор 1, регистр 2, формирователь 3 проверок. вычислитель 4 числа единиц, вычислитель 5 числа нулей, вычислитель б весовых коэффициентов, вычисли тель 7 порога, корректор 8 жестких значений проверок, сумматор 9 и компаратор 10. На фиг.1 обозначены информационный и управляющий входы 11 и 12 декодера.

Тактовый вход регистра 2 не показан, Вероятностный мажоритарный декодер предназначен для обработки информации, закодированной циклическим кодом (п,k,d) с параметрами: n — длина кода, k — количество информационных символов, d — число разделенных проверок (расстояние Хемминга).

Коммутатор 1 и регистр 2 служат для ввода блока информации и его циклического сдвига в процессе декодирования, регистр 2 содержит и элементов.

Формирователь 3 проверок служит для формирования "жестких" значений проверок и выполнен íà d ml-входовых сумматорах по модулю два: где п»1 — число символов, входящих в I-ю . разделенную проверку (на фиг.1 указаны размерности входов и выходов соответствующих блоков), Вычислитель 4 числа единиц служит для определения числа I» единиц в каждой иэ разделенных проверок и выполнен íà d в»входовых полных сумматорах, Вычислитель 5 числа нулей служит для вычисления числа нулей в каждой из разделенных проверок и выполнен на d программируемых постоянных запоминающих устройствах(ППЗУ). В каждом i-м ППЗУ производится вычисление значения числа нулей в каждой из разделенных проверок: г» = m» — Il, где m» — число символов, входящих в i-ю разделенную проверку, т.е. значенйе, вводимое в каждый i-й ППЗУ;

Il — число единиц I-й проверки, т.е. зна5 чение,,получаемое на выходе i-ro полного сумматора вычислителя 4.

Вычислитель 6 весовых коэффициентов выполнен на d ППЗУ. В каждом i-м ППЗУ производится вычисление значения W» ве10 сового коэффициента, пропорционального надежности»-й проверки, который опреде- ляется как

15 W» =!о9

1-(1 — 2 .)»»(1 — 2Р»)1 где I» — значение, получаемое на выходе

i-ro полного сумматора вычислителя 4;

20 rl = (гп» 1») значение, получаемое на выходе i-ro ППЗУ вычислителя 5;

P0 — вероятность ошибочного приема 0;

Р— вероятность ошибочного приема 1.

Значения РО и Р> определяются для данного канала и вводятся в вычислитель 6 как исходные данные, Вычислитель 7 порога представляет собой d-входовой полный сумматор, вычисляющий значение порога:

Z—l=1

2 где W» — значение, получаемое íà I-м выходе вычислителя 6 весовых коэффициентов.

Корректор 8 жесткого значения провер0К выполнен íà d перемножителях. В каждом I-м перемножителе производится

40 вычисление скорректированного значения для каждой»-й проверки, равного

С»= В» W», где В» — значение»-й проверки, получаемого на выходе I-ro сумматора mod 2 форми"5 рователя 3 проверок;

W1- значение, получаемое на i-м выходе вычислителя 6 весовых коэффициентов.

Сумматор 9 представляет собой d-входовой полный сумматор.

На выходе компаратора образуется знаа . чение 1, если значение с выходов сум!

=1 матора 9 превышает порог Z с вычислителя

55 7, т.е, образуются символы декодированной последовательности.

Вероятностный мажоритарный декодер работает следующим образом.

На вход 11 декодера поступает блок информации иэ и бит, где n — длина укаэанного

1647915

Wi

i =1

2—

55 кода (n,k.d). Коммутатор 1 по команде управляющего сигнала на входе 12 (фиг.2а) переписывает эту информацию в течение и тактов (первый цикл) в регистр 2 длиной и, После чего коммутатор 1 прекращает поступление информационного потока и декодер переключается (фиг.2б) в течение следующих и тактов на циркуляцию информации, записанной в регистре 2.

Из циркулирующих символов для каждого символа формирователем 3 формируется d разделенных проверок по m символов в i-й проверке. i = 1,0.

На каждом такте на выходе каждого i-го сумматора по модулю два формирователя 3 проверок образуется значение i-й проверки

Bl и подается на вход 1-ro пере ножителя . корректора 8 жесткого значения проверок.

Одновременно с этим на выходе каждого

i-го сумматора вычислителя 4 образуется значение веса (числа единиц) i-й проверки 1;, которое вместе со значением числа нулей в

1-й проверке ri = (п11 — li) с выхода вычислителя

5 подается на входы i-го ППЗУ вычислителя

6 весовых коэффициентов.

В качестве исходных данных вводятся: значения а — числа символов, входящих в

i-ю разделенную проверку в каждое 1-е

ППЗУ вычислителя 5; значения Ро и P1— вероятности ошибки нуля и единицы — eo все ППЗУ вычислителя 6 весовых коэффициентов, С выхода каждого i-го ППЗУ вычислителя 6 весовых коэффициентов на каждом такте значение Wi — весового коэффициента, пропорционального надежности -й проверки, подается на входы вычислителя 7 порога и корректора 8 жесткого значения проверок. В вычислителе 7 порога производится вычисление значения которое подается с выхода вычислителя

7 на второй вход компаратора 10. На вход каждого 1-го перемножителя корректора 8 жесткого значения проверок подаются W;— значения весовых коэффициентов и Bi — жесткие значения проверок. В корректоре 8 жесткого значения проверок производятся вычисления величин Ci = В .Щ для каждой !

-й разделенной проверки. Эти значения с выхода корректора 8 подаются на входы сумматора 9. В сумматоре 9 производится

d вычисление значения, Ci, На компара(=1

40 торе 10 производится потактовое сравнение этой величины со значением порога Z, подаваемым с выхода вычислителя 7 порога.

В случае, если g Ci > Z на выходе комi=1 паратора 10 образуется символ 1. Выход компаратора 10 является информационным выходом, на котором образуются символы декодированной последовательности.

Моделирование для циклического кода (73, 45, 10) при объеме переданной информации 10000 кодовых слов и вероятности искажения нулевого символа Po = 0,001 показало, что при вероятности искажения единичного символа Р1 = 0,25 вероятность ошибки символа на выходе предлагаемого декодера по сравнению с известным уменьшается более чем вдвое, а при P1 = 0,05— более чем в пять раз.

Формула изобретения

Вероятностный мажоритарный декодер. содержащий коммутатор, первый информационный и управляющий входы которого являются соответственно информационным и управляющим входами декодера, выход коммутатора соединен с входом регистра, параллельные и последовательный выходы которого подключены соответственно к входам формирователя проверок и второму информационному входу коммутатора, вычислитель числа единиц, сумматор, выходы которого соединены с первыми входами компаратора, о т л и ч а юшийся тем, что, с целью повышения достоверности декодирования при приеме из дискретного несимметричного канала связи, в декодер введены вычислитель числа нулей, вычислитель весовых коэффициентов, вычислитель порога и корректор жесткого значения проверок, входы вычислителя числа единиц подключены к параллельным выходам регистра, выходы формирователя проверок соединены с первыми входами корректора жесткого значения проверок, выходы вычислителя числа единиц подключены к первым входам вычислителя весовых коэффициентов и входам вычислителя числа нулей, выходы которого соединены с вторыми входами вычислителя весовых коэффициентов, выходы которого подключены к входам вычислителя порога и вторым входам корректора жесткого значения проверок, выходы которых соединены соответственно с вторыми входами компаратора и входами сумматора, выход компаратора является выходом декодера.

1647915

Составитель О.Ревинский

Техред М.Моргентал Корректор А.Осауленко

Редактор Н.Яцола

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Заказ 1415 Тираж 469 Подписное

ВНИИПИ Государственного комитета.по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5