Пороговый декодер @ -ичного кода

 

Изобретение относится к вычислительной технике и технике связи. Его использование в сетях ЭВМ и каналах связи дискретных систем передачи информации повышает помехоустойчивость. Пороговый декодер содержит формирователь 1 синдрома , формирователь 2 проверок, регистр 3 данных, коммутаторы 4-6, анализатор 11 проверок, блок 13 сравнения, сумматор 16 по модулю q и блок 17 управления. Благодаря введению коммутатора 7, регистра 8 надежностей символов, блока 9 выбора минимума, регистра 10 надежностей проверок , блока 12 вычитания и блоков 14, 15 сравнения в декодере осуществляется мягкое декодирование, не вносящее ошибки в правильную позицию. 4 з.п. ф-лы, 6 ил. в 44М СЛ С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 M 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

0с

Ю (л

О (21) 4652347/24 (22) 20,02,89 (46) 15.04.91. Бюл. ¹ 14 (72) А.Н.Козленко и С.Л,Портной (53) 621.396.6:681.32 (088.8),(56) Некоторые вопросы теории кодирования /Под ред. 3.Л.Блоха и M.Ñ,Ïèíñêåðà.

M.: Мир, 1970, с. 15, рис. 1.

Зарубежная радиоэлектроника, 1986, № 7, с. 3-32.

Авторское свидетельство СССР № 1301283, кл. Н 03 M 13/00. 1984, (54) ПОРОГОВЫЙ ДЕКОДЕР р-ИЧНОГО КОДА

„.,5U, „1642589 A1 (57) Изобретение относится к вычислительной технике и технике связи. Его использование в сетях ЭВ(у1 и каналах связи дискретных систем передачи информации повышает помехоустойчивость, Пороговый декодер содержит формирователь 1 синдрома, формирователь 2 проверок, регистр 3 данных, коммутаторы 4 — 6, анализатор 11 проверок. блок 13 сравнения, сумматор 16 по модулю р и блок 17 управления. Благодаря введению коммутатора 7, регистра 8 надежностей символов, блока 9 выбора минимума, регистра 10 надежностей проверок, блока 12 вычитания и блоков 14, 15 сравнения в декодере осуществляется мягкое декодирование, не вносящее ошибки в правильную позицию. 4 з;и. ф-лы, 6 ил.

1642589

Г 5

Изобретение относится к вычислительной технике и технике связи и может быть использовано в сетях ЭВМ и каналах связи дискретных систем передачи информации, на внутренней ступени которых применяются многопозиционные сигналы.

Цель изобретения — повышение помехоустойчивости.

Нэ фиг.1 изображена блок-схема декодера; на фиг.2 — блок-схема анализатора проверок; на фиг.3 — блок-схема блока управления; на фиг,4- блок-схема формирователя синдрома; на фиг.5 — блок-схема блока выбора минимума; на фиг.б — временные диаграммы сигналов, поясняющие работу декодера.

Пороговый декодер q-ичного кода содержит формирователь 1 синдрома, формирователь 2 проверок, регистр 3 данных, первый — четвертый коммутаторы 4-?, регистр 8 надежностей символов, блок 9 выбора минимума, регистр 10 надежностей проверок, анализатор 11 проверок, блок 12 вычитания, первый — третий блоки 13 15 сравнения, сумматор 16 по модулю ц и блок

17 управления. На фиг.1 обозначены первые 18 и вторые 19 информационные входы, тактовый вход 20 и вход 21 синхронизации.

Анализатор 11 проверок для случая четырех. входных символов содержит (фиг.2) блок 22 вычисления суммы надежностей одинаковых символов, блок 23 дешифрации нулевых символов, блок 24 выбора максимума, группу 25 коммутаторов, первый — третий мультиплексоры 26 — 28 и группу 29 элементов сравнения. На фиг.2 обозначены первые

30 и вторые 31 входы и первые — четвертые выходы 32 — 35.

Входящий в состав анализатора 11 блок

22 вычисления суммы надежностей одинаковых символов содержит (фиг.2) мультиплексоры 36, двоичные счетчики 37, элементы 38 сравнения, сумматоры 39 и элементы И 40.

Блок 23 дешифрации нулевых символов, также входящий в анализатор 11, выполнен (фиг.2) на дешифраторах 41 нуля и элементах И 42.

Блок I7 управления содержит (фиг.3) первый †четверт двоичные счетчики 4346, первый-третий источники 47-49 постоянного кода и делитель 50 частоты. На фиг.3 обозначены вход 51 синхронизации, тактовый вход 52, первый-пятые выходы 53-57, Формирователь 1 синдрома выполнен в соответствии с используемым кодом (фиг.4) на регистрах 58-61, коммутаторах 62 и 63 и сумматоре 64 по модулю q.

Регистр 8 надежностей символов выполнен так же, как и формирователь 1 син5

30 дрома, за исключением сумматора 64 по модулю q, а выходы регистров 58-61 соединены с блоком 9.

Формирователь 2 проверок реализуется в соответствии с проверочной матрицей выбранного кода на сумматорах по модулю q.

Блок 9 выбора минимума содержит (фиг.5), например, элементы 65-67 сравнения и мультиплексоры 68 и 69.

Блок 24 выбора максимума, входящий в анализатор 11, выполнен так же, как и блок

9, но в элементах 65-67 сравнения используются выходы "Больше".

Источники 47-49 постоянного кода блока 17 формируют коды, значения которых указаны ниже.

На фиг.6 обозначены следующие сигналы в блоке 17 управления: э — импульсы синхронизации; б — тактовые импульсы; в— импульсы на выходе делителя 50 частоты; г — сигнал на втором выходе 54 (первом выходе счетчика 43); д — сигнал установки счетчиков 44-46 (с последнего выхода счетчика 43), Алгоритм декодирования q-ичного мажоритарного кода с использованием надежности символов состоит в следующем, Имеем (п,1,$)ч-код, где n — длина кода; k — число информационных символов; S — число проверок; Ч вЂ” минимальное кодовое растояние; о — значность кода, Пусть с

1, Q2,..., % — значения принятых кодовых символов; Р1,Д,...,P> — надежность принятых символов, причем af (0,1..., g — 1), а ф g (0,1,..., 2 ), где W — кратность входов

19. в общем видеPr Q (О, I, 2I„„, I (2" — 1)), где I — целое. Последовательно декодируются все символы кода, При декодировании

f-го символа вычисляем 5fp (f = 1,п; р = 15)— значение р -й проверки относительно f-го символа. Каждой проверке Qfp приписываем все gfp, Равный минимальной наДежности символа, входящего в нее

pfp — — ар (f = 1,п;,Р = 1,S ), Далее вычисляем величины А и Ао .

А =g pp(при О р =0 ) . t б (1,Sj;

А з = pp(при Qfp=0),1 (=.(1,Sj; т.е. сумму надежностей проверок, жесткое значение которых равно Ос, и сумму надежностей проверок, жесткое значение которых равно нулю. Затем находим величины

Ао

pfp =Ai — — о, максимальную из которых

t сравниваем с порогом /3П, а соответствующее /Йр = 0 значение t сравниваем с порогом Т, В случае превышения величины фр 0 над порогом/3 и соответствующего значения t над порогом 1 считаем, что значение ошибки равно Q . Тогда л

Ф =- (Qt — Qt ) mod q, В случае непревышения любого из указанных порогов исправления не происходит и а =аг. Затем осуществляется декодирование следующего символа.

С учетом изложенного алгоритма пороговый декодер работает следующим образом, Поступающая на входы 18 информация, представляющая собой слово q-ичного мажоритарного (и, k, ч)-кода. записывается в формирователь 1 синдрома и через первый коммутатор 4 — B регистр 3 данных. Коммутатор 4 находится в положении, обеспечивающем запись k информационных символов из последовательности длины и.

Одновременно в регистр 8 надежностей символов с входов 19 записываются значения надежностей символов кода, После окончания записи начинается процесс формирования синдрома. При этом символы кодового слова продвигаются по регистру формирователя 1 синдрома и с соответствующих отводов поступают на сумматор 64 по модулю q. Одновременно с этим по регистру

8 надежностей символов продвигаются числа, соответствующие надежности символов.

В формировании каждого символа синдрома участвует несколько символов кода (в соответствии со свойствами кода). Одновременно на входы блока 9 выбора минимума поступают значения, соответствующие надежности каждого из символов кода, участвующих в формировании данного символа синдрома. В соответствии с приведенным алгоритмом данному символу синдрома будет соответствовать минимальная надежность из надежностей символов кода, входящих в него (синдром). Каждый символ синдрома последовательно записывается в формирователь 2 проверок, одновременно соответствующее значение надежности записывается в регистр 10 надежностей проверок. Выходы блоков 2 и 10 подключены к . анализатору 11. При этом выходы формирователя 2 и регистра 10 выбираются в соответствии со свойствами кода (например, для самоортогонального квазициклического кода (32, 26) это отводы 1, 2, 5, и 1, 3, 8). С регистра 10 на входы анализатора 11 поступают значения соответствующих надежностей проверок.

Анализатор 11 предназначен для формирования следующих величин: суммы HG дежностей проверок, жесткое значение которых равно нулю; максимальной из сумм надежностей проверок, жесткое значение которых равно 0, количества проверок, принявших одинаковое значение Q и имеющих максимальную сумму надежностей; значения проверок, принявших одинаковое значение и имеющих максимальную сумму надежностей.

Анализатор 11 работает следующим образом.

На входы 30 блока 22 вычисления суммы надежностей одинаковых символов поступают значения символов Я „..., Sn с выходов формирователя 2 проверок, а на входы 31— соответствующие им значения надежности

P<, ..., Pn с выходов регистра 10 надежностей проверок. В элементах 38 сравнения происходит попарное сравнение поступивших значений проверок между собой на предмет обнаружения одинаковых значений, Сигналы с выходов элементов 38 сравнения управляют мультиплексором 36, который по этим сигналам пропускает на входы сумматоров 39 соответствующее значение надежности (в случае, если нет одинаковых символов, задействованы все четыре сумматора 39). Кроме того, в счетчиках 37 накапливается информация о числе одинаковых среди входных символов. Одновременно в блоке 23 дешифрации нулевых символов происходит выявление наличия нулевых символов среди входных. Кодовая последовательность. образующаяся на выходах дешифраторов 41 нуля блока 23, управляет коммутаторами 25, пропускающими на блок 24 выбора максимума сумму надежностей символов с одинаковым ненулевым значением (первые выходы 32). а также мультиплексором 26, на выходы которого посгупает сумма надежностей проверок, жесткое значение которых равно нулю (четвертые выходы 35), Далее надежности символов, принявших одинаковое значение, сравниваются в элементах 29 с максимальной надежностью и образующийся код управляет мультиплексором 27, с которого на вторые выходы 33 поступает значение количества проверок, принявших одинаковое значение и имеющих максимальную надежность, Тот же код управляет следующим мультиплексором 28 и пропускает на третьи выходы 34 значения числа проверок, принявших одинаковое значение.

После сформирования на выходах анализатора 11 указанных величин во втором блоке 14 сравнения происходит сравнение с нулевым порогом, сформированным в бло1б42589 ке 17 управления, разности между максимальной из сумм надежностей. проверок, жесткое значение которых равно 0ь и суммой надежностей проверок, же ткое значение которых равно нулю. Сигнал превышения flonora открывает второй коммутатор 5 и на входы первого блока 13 сравнения поступает максимальная из сумм надежностей проверок, жесткое значение которых равно Qf, Если и этот порог превышен, то сигнал превышения открывает третий коммутатор 6 и на входы третьего блока

15 сравнения поступает третья величина, сформированная в анализаторе 11. Превышение порога позволяет проходить на входы сумматора 16 под модулю ц значению С4, которое и является значением ошибки. На другие входь сумматора 1б поступзе- иэ регистра 3 данных значение ошибочного символа Gf. При этом значение исправленл ного символа Qf = (% — Qf ) mod q, Б пороговом декодере устанавливаются два порога по вероятности символа (надежности), один из которых нулевой, и по числу проверок, принявших одинаковое значение. Это позволяет не вносить ошибки в правильную позицию, Пороговый декодер за счет учета надежностей символов приближается к декодеру максимального правдоподобия. Использование мягкого решения позволяет существенно улучшить результаты декодирования, Особенно эффективной оказывается данная схема в канале с переменными параметрами

Формула изобретения

1. Пороговый декодер q-ичного кода, содержащий формирователь синдрома, информационные входы которого объединены с соответствующими информационными входами первого коммутатора и являются первыми информационными входами декодера, выходы формирователя синдрома и первого коммутатора соединены с входами соответственно формирователя проверок и регистра данных, выходы которых подключены к первым входам соответственно анализатора проверок и сумматора по модулю с, выходы которого являются выходами декодера, первые и вторые выходы анализатора проверок соединены с информационными входами соответственно второго и третьего коммутаторов, выходы второго коммутатора подключены к первым входам первого блока сравнения, блок управления, тактовый входи вход синхрониэаЦИИ КОТОРОГО ЯВЛЯЮТСЯ ОДНОИМВННЫМИ

55 входами декодера, первый выход блока управления подключен к управляющему входу первого коммутатора и первому управляющему входу формирователя синдрома, второй выход блока управления соединен с вторым управляющим входом формирователя синдрома, третьи выходы блока управления подключены к вторым входам первого блока сравнения, выход которого соединен с управляющим входом третьего коммутатора, отличающийся тем, что, с целью повышения помехоустойчивости, в дексдер введены блок выбора минимума, блок вычитания, четвертый коммутатор, второй и третий блоки сравнения, регистр надежностей проверок и регистр надежностей символов, информационные входы которого являются вторыми информационными входами декодера, первый и второй управляющие входы регистра надежностей символов подключены соответственно к первому и второму выходам блока управления, выходы регистра надежностей символов соединены с входами блока выбора минимума, выходы которого подключены к входам регистра надежностей проверок, выходы которого соединены с вторыми входами анализатора проверок, третьи и четвертые выходы которого подключены соответственно к информационным входам четвертого коммутатора и первым входам блока вычитания, вторые входы которого подключены к первым выходам анализатор-; проверок, выходы блока вычитания и четвертые выходы блока управления соединень с первыми и вторыми входами второго блока сравнения, выход которого подключен к управляющему входу второго коммутатора, выходы третьего коммутатора и пятые выходы блока управления соединены с первыми и вторыми входами третьего блока сравнения, выход которого подключен к управляющему входу четвертого коммутатора, выходы которого соединены с вторыми входами сумматора по модулю q, 2, Декодер по п,1, отл и ч а ю щи йс я тем, что анализатор проверок содержит блок дешифрации нулевых символов, блок выбора максимума, первый-третий мультиплексоры, группу коммутаторов, группу элементов сравнения и блок вычисления суммы надежностей одинаковых символов, первые входгя ко1орого обьединены с соответствующими входами блока дешифрации нулевых символов и информационными входами третьего мультиплексора и являются первыми входами анализатора, вторые входы блока вычисления суммы надежностей одинаковых символов являются вторыми входами анализатора, первые выходы блока

1642589 вычисления суммы надежностей одинаковых символов подключены к информационным входам соответствующих коммутаторов группы, к первым входам соответствующих элементов сравнeiièÿ группы и к соотнетстнующил, информационным входам первого мультиплексора, выходы блока дешифрации нулевых символов соединены с соответствующими адресными входами первого мультиплексора и управляющими входами соответствующих коммутаторов группы, выходы которых подключены к соответствующим вхсдал1 блока выделения максимума, выходы которого соединены с вторыми входами всех элементов сравнения группы и являются первыми выходами анализатора, вторые выходы блока вычисления суммы надежностей одинаковых символов подключены к соогветствующим информационным входам второго мультиплексора, выходы элементов сравнения группы соединены с соответствующими адресными входами второго и третьего мультиплексоров, выходы которых и выходы первого мультиплексора являются соответственно вторыми — четвертыми выходами анализатора.

3. Декодер по п.2, отличающийся тем, что блок вычисления суммы надежностей одинаковых символов содержит h мультиплексоров (h — число групп в первых и вторых входах анализатора проверок), h двоичных счетчиков, h сумматоров, h-2 элементов И и Ch2 элементов сравнения, первые и вторые входы каждого из которых подключены к соответствующей паре групп первых входов блока, i-е информационные входы (1 = i,h) первого — i-го мультиплексоров подключены к 1-й группе вторых входов блока, выходы элементов сравнения, первые входы которых подключены к i-й группе первых входов блока, соединены с cooTBQT стнующими адресными входами i-ro мультиплексора и счетными входами i-го двоичного счетчика, выходы элементов сравнения. Вторые входы которых подключены к i-й (кроме i =- h) группе первых входов блока, соединены с входами соответствующего элемента И, выход которого под10

25 .>0

45 ключен к управляющим входам i-x мультиплексора и дВОичнОГО счегчика, выход элемента сравнения, входы которого подключены к паре последних групп первых входов блэка, соединен с прямыми адресными Входами (h-1)-х и инверсными адресными вхоДами h "х мультиплексоров и двоичных счетчиков, выходы мультиплексоров соединены с входами одноименных сумматоров, выходы которых и выходы дноичны>: счетчиков являются соответственно первыми и Вторыми выходами блока.

4. Де",îäåð па о,2, о т л и ч а к> шийся тем, что блок дешифрации нулевых симвслон содержит h дешифраторов нуля и h-2 элементов И, первые входы первого — h-го дешифраторон нуля являются соответствую;цими входами блока, выход первого дешифратора нуля подключен к второму входу второго дешифратора нуля и первыл1 входам всех элементов И и является перныл1 разрядом выходов блока, выход 3-го дешифратора нуля (j =- 2,h-1) соединен с j-ми входами (j-1)го — (h-2)-го элементов И и является j-м разрядом выходов блока. выход h-го дешифратора нуля является h-м разрядом выходов блока.

5.Декодер поп.1, отл ич а ю щийся тем, что блок управления содержит первый— четвертый двоичные счетчики, первый — третий источники постоянного кода и делитель частоты, тактовый вход которого является тактовым входом блока, входы обнуления делителя частоты и первого дноичного счетчика объединены и являются входом синхронизации блока, ВыхОД Делителя частоты подключен к счетным входам нсехдвоичных счетчиков и я нля ется пе рнь. м выходом блока, первый выход двоичного счетчика является вторым выходом блока, последний выход первого двоичного счетчика подключен к его управляющему входу и входам обнуления второго — четвертого дноичных счетчиков, выходы первого — третьего источников постоянного кода соединены с установочными входами соответственно второго — четвертого двоичных счетчиков, выходы которых являются соответственно третьими — пятыми выходами блока. 1642589 л

1642589

1642589 симйиод

2_#_ 2К 1 ЯКе

jg /(Ф f /4 Я г

Составитель О.Ревинский

Техред М.Моргентал Корректор Т.Малец, Редактор Е.Копча

Производственно-издательский комбинат "Патент", r. Ужгород, yn,Гагарина, 30>

Заказ 3152 Тираж 464 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раущская нэб.. 4/5