Устройство для обнаружения модульных ошибок

 

Изобретение относится к автоматике и вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для обнаружения модульных ошибок и исправления одиночных модулей ошибок в системах, к которым предъявляются повышенные требования надежности. Целью изобретения является повышение надежности и быстродействия устройства. Устройство содержит первый и второй блоки формирователей контрольных разрядов, многоразрядные модули, первый и второй блоки формирователей ошибок, блоки сравнения и блок-формирователь выходных сигналов. Устройство позволяет обнаружить многоразрядный модуль памяти, содержащий ошибку, а также исправить ошибки в разрядах этого модуля. 14 ил.

СОЮЗ СОПГ.ТСКИХ

СОЦИЛЛИС1И 1ЕСКИХ

РЕСПУБЛИК

<с11с G 11 С 29/00

ГОСУДАР СТ В Е ННЫ Й КОМИТЕ Т

ПО ИЗОБРЕТЕН НЯМ И ОТКРЫТИЯМ

Г1РИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕ1 ЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4473105/24 (22) 10.08.88 (46) 30.08.91. Бюл. N. 32 (72) А.А. Криксин (53) 661,327.6(088.8) (56) Авторское свидетельство СССР

М 1322377, кл. G 11 С 29/00, 1986.

Конопельков В.К„ Лосев B.Â. Надежное хранение информации в полупроводниковых запоминающих устройствах. — М.: Радио и связь, 1966, с. 173-175. (54) УСТРОЙСТВО ДЛЯ ОБ НА РУЖЕ Н ИЯ

МОДУЛЬНЫХ ОШИБОК (57) Изобретение относится к автоматике и вычислительной технике, в частности к заИзобретение относится к автоматике и вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для обнаружения одиночных модулей ошибок в системах, к которым предъявляются повышенные требования надежности.

Целью изобретения является повышение надежности и быстродействия устройства.

В качестве примера рассмотрим случай двоичного модульного кода с К=-16информационными разрядами в слове, используемого в запоминающем устройстве для обнаружения одиночных модульных ошибок.

Принимаем, что для хранения информации в устройстве использованы четырехразрядные приборы памяти, а преобразования сигналов при формировании контрольных

„„5Ц „„1674268 А . помина1ощим устройствам, и может быть использовано для обнаружения модульных ошибок v, исправления одиночных модулей ошибок в системах, к которым предъявляютсяя повышенные требования надежности.

Целью изобретения является повышение надежности быстродействия устройства.

Устройство содержит первый и второй бпоvli формирователей контрольных разрядов, многоразрядные модули, первыи и второй блоки формирователей ошибок, блоки сравнения и блок-формирователь выходных сигналов, Устройство позволяет обнаружить многоразрядный модуль памяти, содержащий ошибку, а также исправить ошибки в разрядах этого модуля. 14 ил, разрядов кода и ошибок производятся путем сложения сигналов по модулю два.

Для определения числа контрольных разрядов вначале находят величину г/2

=v 16 — — 4, выбирают г1= гр:-- 4,-т.е, получают модульный код (24,16) с r =- 8, дпя хранения групп разрядов, которого испопьзуюг приборы памяти. Затем составляют таблицу совмещенных разрядов кода и модулей, определяющую порядок формирования сигналов контрольных разрядов и сигналов ошибок.

В информационной части таблицы (фиг. 1), имеющей в данном случае форму квадрата размером 4 х 4 ячейки (V. 141 по диагоналям одного направлен:.я (сп .ва

BBQpx) размещают инфоомационн1,1(р !эря ды каждого из приборов и",ìÿiè ii ссо » иствующие им разряды модульного кодл. 1(

1674?6H

10 номер модуля (первая цифра) и номер его разряда (вторая цифра), в нижнем левом углу — символ соо !.Ветствую(цего разряда модульного кода (а). При указанном размещении по диагоналям другого направления. столбцам и строкам таблицы разряды любого из модулей содержатся не более одного раза, одноименные разряды модулей для удобства реализации размещены по столбцам таблицы, В таблице (фиг, 1) предусмотрены также дополнительные строка для размещения контрольных разрядов модулей по столбцам (Ь!) и столбец для размещения контрольных разрядов по строкам ((:I), причем в пределах допог!нительных строки и столбца могут бь!ть раэме щ(Hbl, как HB фиГ, 1, раз ря ды одного и того же модуля, что не влияет на точность обнаружения ошибок.

В соответствии r, таблицей (фиг, 1) необходимое количе!=тво модулей при указанном их размещении равно семи, так KdK в информационно(л части таблиць! только один из модулей содержит четыре разряда, а остальные — по три, что необходимо для обеспечения разгичимости модулей при об",:àpóèeíèè ошибок, На фиг. 2 представлена таблица, в которой свободные разряды приборов памяти используют для хранения контрольных разрядов по столбцам, что позволяет уменьшить общее количество модулей до шести.

При этом не нарушаются условия обнаружения отказавшего модуля.

При записи информации в приборы памяти запомина!ощего устройства формируют сигналы контрольных разрядов по столбцам (Ь) и строкам (с!) путем сложения по модулю два сигналов информационных разрядов кода, соотве (ству(ощих столбцу и строке таблицы.

Полученные сигналы контрольных разрядов и сигналы информационных разрядов кода разделяют на Группы сигналов, каждая из которых соответствует одному из модулей, в разряды !(Оторых эти сигналы зап Icb! ва(от в соответствии с таблицей размещения разрядов модулей и кода, При считывании информации с приборОВ памяти формируют сигналы х!, у! ошибок по столбцам и стpt tK3M в соответств!ли с той же таблицей (фиг, 2), но с учетом сигналов контрольных разрядов.

При сложении си! палов по модулю два (проверке их четности! в соответствующем разряде ошибок формируется сигнал "0" при отсутстви! Оц:ибки или сигнал "1" при ее наличии, пр(л -!е " н(>мРр этоГО разряда В ошибках по сfc!лб!!Вм совпадает с HGM(".poM

О!!(Иf39ЧНОГО j) >3 Г!" Ic. В МОД /Л ЧХ С ПЕРВО. 0 ПО

55 пятый (фиг. 2). Для шестого модуля номера его разрядов совпадают с номерами разрядов ошибок по строкам.

В рассматриваемом примере возможны

15 различных сочетаний сигналов ошибок в разрядах одного из шести модулей. При этом лишь для первого модуля, разряды которого размещены по большой диагонали таблицы, происходит совпадение сигналов во всех одноименных разрядах обеих ошибок.

Для модулей с второго по пятый совпадающие разряды ошибок оказываются смещенными, причем конкретное смещение разрядов характерно для каждого модуля, Кроме того, количество информационных разрядов в этих модулях на один меньше, чем в первом модуле, следовательно, в одном из разрядов ошибок по строкам всегда будет нулевой сигнал.

Для шестого модуля сигналы ошибок появляются только по строкам.

Указанные отличия в распределении сигналов ошибок обеспечивают однозначное обнаружение ошибочного модуля.

На фиг, 3 приведена таблица, в которой для каждого из шести модулей показано соответствие всех возможных сочетаний сигналов ошибок ("1") в разрядах ошибок по столбцам (Х1, Х2. ХЗ, Х4) сигналам ошибок в разрядах ошибок по строкам (Y1, У2, УЗ, Y4). Как можно видеть, при сравнении пар сигналов ошибок по строкам и столбцам в соответствии с приведенным для каждого модуля в нижней части фиг. 3 алгоритмом полное совпадение сигналов (и "1", и "0") при любых ошибках в одном модуле будет происходить только для данного модуля.

Для других модулей такие совпадения не происходят, При сравнении пар сигналов ошибок возможны следующие случаи:

1) сигналы ошибок отсутствуют — ошибок нет, сигналы считанной информации выдаются на вход устройства;

2) сигналы ошибок имеются только в разрядах ошибок по строкам — отказал шестой модуль, формируется сигнал его номера, сигналы ошибочных разрядов ошибок по строкам являются сигналами ошибочных разрядов шестого модуля, ошибок в информационных разрядах модулей нет;

3) си гнал ы во всех соответствую щих данному модулю парах разрядов ошибок по строкам и столбцам совпадают — формируется сигнал номера этого модуля, сигналами ошибочных разрядов модуля являются сигналы в разрядах ошибок по столбцам;

4) сигналы ошибок имеются по строкам и по столбцам, но нет совпадения пар сиг167 )2I |8 налов ни для одного модуля -- фихсируе1ся наличие ошибок одновременно в нескольких модулях.

Форма и размеры таблиц размещения совмещенных разрядов кода и модулей зависят от числа информационных разрядов модульного кода, Пример таблицы, составленной для кода (80,64) в случае восьмиразрядных модулей, приведен на фиг. 4. 5. Для простоты в ячейках таблиц указаны только номера модулей и номера их разрядов.

Иэ сопоставления фиг, 2 и 4 ьидно, что относительная доля контрольных разрядов в модульном коде уменьшается при увеличении числа информационных разрядов.

Существует некоторая вероятность ложных обнаружений, связанная с маловероятным случаем возникновения однократных ошибок сразу в двух модулях, отказавшие разряды которых размещены на одной из других диагоналей таблицы.

При необходимости такие ложные обнаружения могут быть исключены или их вероятность существенно уменьшена, Для этого информационные разряды модулей размещают в таблице с пропусками. Примеры таблиц с пропусками приведены на фиг. 6а и б для кодов (28,16) и (48,32) соответственно.

Однако пропуски обусловливают увеличение избыточности модульного кода (увеличение числа контрольных разрядов).

На фиг. 7 представлена структурная схема устройства; на фиг. 8 — структурная схема блока формирователей контрольных разрядов; на фиг. 9 — схема входов и выходов модулей; на фиг. 10 — структурная схема блоков формирователей ошибок; на фиг, 11

-схема входов и выходов блоков сравнения; на фиг. 12 — схемы входов и выходов блока исправления ошибок; на фиг. 13 а и б— функциональные схемы блоков сравнения; на фиг, 14 — функциональная схема блока исправления ошибок.

На фиг. 8-12 приведены структурные схемы блоков и их связей для случая использования шести четырехразрядных прибоГ ров памяти запоминающего устройства, что реализовано на примеое модельного кода с числом разрядов и =24, К=16, г = г2=4(фиг.

2).

Устройство (фиг. 7) содержит первый 1 и второй 2 блоки формирователей контрольных разрядов с выходами 3 и 4 соответственно, информационные входы 5, входы 6 N многоразрядных модулей, в состав каждого из которых входят приборы (БИС) памяти

7 1 — 7.N, входы 8 модулей, первый 9 и второй

10 блоки формирователей ошибок с выходами 11 и 12 соответственно, N блоков 13.1—

13.Н сравне .ич, блоки 15 фсрмирователей

Быходнь1 х cL,ÃHßëoB с выхо пами 1 6 vcTpoAcT ва.

Ьлоки 1 и 2 (фиг. 8) содержат восемь формирователей 17,! — 17.8 сигналов контрольных разрядов по четыре формирователя в каждом из блоков, Входы формирова.елей подсоединен.. к информационным входам 5 шестнадцати информационных разрядов а1-а16 B пооядке, определяемом таблицей фиг. 2. Символами

b1--h4 и с1-с4 обозначены по четыре выхода формирователей, cooTBBTcTBYIoùIIê контрольным разрядам по столбцам и строкам таблицы.

Для каждого из шести модулей 6.1-6.6 на фиг. 9 указан порядок совмещения информационных разрядов а1--а16 и выходов формирователей Ь1 — Ь4, с1- с4 с разрядами модулей 1.1-1.4, 2.1-2.4, 3.1-3.4, 4,1 — 4.4, 5.1-5.4, 6.1-6.4 в соответствии с таблицей фиг. 2.

Блохи 9 и 10 (фиг. 10) содержат восемь формирователей 18.1-18.8 ошибок, по четыре формирователя в каждом из блокоп. Выходы 8 модулей (фиг. 9) соединены с соответствующими входал1и формирователей ошибок (фиг. 10) в порядке, определяемом таблицей фиг. 2. Симвопами Х1--Х4 и

У1-У4 обозначены по четыре выхода формирователей, соответствующих четырем столбцам (Х1-Х4) и четырем строкам (Y1 — Y4) таблицы.

На фиг. 11 и 12 соответственно обозначены входы и выходы шести блоков 13.1

13.6 сравнения и блоков 15.1 — 15.6 исправления ошибок, из которых, например, состоит" блок 15.

Каждый из шести блоков 13.1 — 13.6 сравнения (фиг, 11) имеет один выход(14.1 — 14.6) и соответствует одному из шести модулей, Например, блок 13.1 соответствует модулю

6.1. По четыре символа Х1-Х4 и У1-У4 в обозначениях первых 11.1-11.6 u BTopblx

12.1-12.6 входов шести 13.1-13.6 блоков сравнения соответствуют обозначениям выходов блоков 9 и 10 (фиг, 10), к которым эти входы подсоединены.

Для блоков 13.1 — 13.5, соответствующих первым пяти модулям 6.1-6.5 с информационными разрядами, в обозначениях цифрой через дефис указаны номера пар входов, сигналы в которых сравниваются. Символом

"0" указаны входы, на которые подается нулевой сигнал.

Входы (фиг, 12) шести блоков исправления ошибок 15.1 — 15,6 обозначены номерами модуля и его выходного разряда, к которому вход блока подсоединен, входы

11.1 — 11;5 или 12.6 обозначены символами

1674268 сигналов ошибок и подсоединены Il соответствующим выходам блоков 9 и 10, входы

14.1-14.6соединены с одноименными выходами блоков сравнения (фиг. 11), выходы 16 обозначены символами сигналов в соответствующих разрядах модульного кода.

На фиг. 13-14 приведены в качестве примеров реализации функциональные схемы основных узлов устройства при их выполнении на базе известных элементов вычислительной техники, В случае аналоговых сигналов указанные формирователи могут быть выполнены, например, по схеме сумматора напряжений, на базе операционного усилителя постоянного тока.

Фуьььсциоььальная схема ОднОГО из пяти блоков сравнения 13,1- 13.5, соответствующих модулям с информационными разрядами, приведена на фиг. 13а. На выходах

14.1-14,5 этих блоков формируется сигнал номера соответствующего модуля при совпадении сигналов на всех парах входов, обозначенных У1-1 и Хь(0)-1, У2-2 и Xl(0)-2, УЗ-3 и Хь(0)-3, У4-4 и Х (0)-4 соответственно обозначениям фиг. 11, где I — номер символа

Х на фиг. 11, (О) -- нулевой сигнал.

Функциональная схема блока 13.6 сравнения, соответствуьощего модулю 6.6 с контрольными разрядами (фиг. 9), приведена на фиг, 13б. Блок содержит элементы ИЛИ-НЕ и ИЛИ, входы которых подсоединены к выходам блоков 9 и 10 (фиг. 10) соответственно, и элемент И с выходом 14,6, Каждььй из шести блоков исправления ошибок для случая двоичных кодов (фиг, 14) содержит четыре сумматора М2 и четыре элемента И, Обозначения первых четырех входов 8,1 — 8,4 блока соответствуют номерам Входных разрядов одного из модулей, вторых четырех Входов X1(Y1) — X4(Y4) — символам на вторых входах соответствующих блоков (фиг. 12), выходов — обозначениям выходных шин для каждого из блоков исправления ошибок.

Устройство работает следующим образом.

На входы 5 устройства параллельным кодом подают информационные сигналы, которые поступают на входы 6 каналов передачи и на соответствующие входы формирователей контрольных разрядов блоков 1 и

2. По каналам передачи сигналы поступают группами на входы информационных (аь) и контрольных (Ьь, сь) разрядов соответствующих приборов 7,1 — 7.N памяти, Информация при считывании из приборов 7.1, 7.2 и т,Д. памЯти с ВыхОДОВ 8 пост /пает на одноименные входы блока 15 и

55 одноименные входы формирователей блоков 9 и 10.

Сигналы Х1, Х2 и т.д., Y1, У2 и т.д. с выходов 11 и 12 блоков 9 и 10 поступают на соответствующие входы блока 15 и входы блоков 13.

В каждом блоке сравнения, соответствующем модулю с информационными разрядами, например блоках 13.1 — 13,5 фиг. 11, сигналы, поступающие на входы, в обозначениях которых совпадают последние цифры, например У2-2 и Х1-2 для блока 13.2, сравниваются. При совпадении сигналов во всех таких парах входов блока сравнения на его выходе формируется сигнал номера, соответствующего модулю. Например, при совпадении сигналов на входах У1-1 и 0-1, У2-2 и Х1-2, УЗ-3 и Х2-3, У4-4 и ХЗ-4 блока

13,2 на его выходе 14.2 возникает сигнал модуля 6.2 (фиг. 9, 11).

Соответствие сравниваемых пар сигналов модулю для примера фиг. 11 показано также в таблице фиг. 3. Обозначения 0-, 0-2, 0-3, 0-4 на первых входах четырех бло ков 13.2-13.5 фиг. 11 соответствуют подаче на эти входы нулевого. сигнала.

B блоке 13.6 (фиг. 11), соответствующем модулю 6.6 (фиг, 9), который содержит только контрольные разряды, выходной сигнал

14.6 вырабатывается лишь в случае наличия одного или нескольких сигналов ошибок на входах 12.6 и отсутствия сигналов ошибок на входах 11.6, О

При наличии сигналов одиночных модульных ошибок на выходе одного из блоков сравнения возникает сигнал номера модуля, который поступает на один из входов 14 блока 15 (фиг, 7).

Совокупность сигналов, поступивших на входы блока 15, может быть использована в нел», например, для формирования конTPOilbHblX СИГHBilOB, ПОЗВОЛЯЮЩИХ локализовать отказавший модуль и отказавшие разряды в этом модуле, для исправления ошибочных сигналов, поступающих с выходов отказавшего модуля.

В рассматриваемом примере реализации устройства количество блоков 15.1-15.6 исправления ошибок (фиг. 12) равно количеству модулей 6,1-6.6 (фиг. 9).

Блоки исправления ошибок в устройстве работают следующим образом.

На входы 8,1-8,4 (фиг; 14) каждого из блоков поступают по четыре сигнала с выходов разрядов соответствующего данному блоку модуля, на входы X(Y) — по четыре сигнала ошибок по столбцам Х1-Х4 или по строкам У1 — Y4, на вход 14 — сигнал номера модуля.

При этом возможны следующие случаи.

1. Ошибок нет — сигналы на входах X(Y) блоков будут нулевые, на входе 14 — сигнал номера модуля ("1"). При этом на выходы

16а (bl, cl) блоков через сумматоры М2 поступают исходные информационные сигналы с четырех входов (8.1 — 8.4).

2, Есть ошибки в одном модуле. При этом на входы X(Y) блоков, соответствующие отказавшим разрядам модуля, поступают сигналы ошибок ("1 ), на вход 14 одного из блоков. соответствующего отказавшему модулю, — сигнал номера модуля. На входах соответствующих элементов И этого блока будет совпадение сигналов "1", и на их выходах возникнет сигнал "1", поступающий на вторь е входы сумматоров М2, в которых и происходит исправление ошибочных сигналов путем их инвертирования, 3. Есть ошибки в модуле, не соответствующем данному блоку исправления ошибок, — на входе 14 данного блока сигнал нулевой — на выход блока поступают исходные информационные сигналы.

4. Есть ошибки одновременно в нескольких модулях — на входе 14 всех блоков исправления ошибок сигнал нулевой, — на выходы 16 (фиг. 7) поступают информационные сигналы с ошибками.

Вероятность совпадающих отказов в двух и более модулях мала по сравнению с вероятностью отказа одного модуля, и ею можно в ряде случаев пренебречь. Однако при возникновении таких отказов их необходимо обнаруживать. Для этого в состав блока 15 (фиг. 7) вводят узел формирования сигнала обнаружения многократных (неисправимых) модульных ошибок.

Указанный узел может быть легко реализован на базе известных логических элементов путем сборки всех сигналов ошибок на элементе ИЛИ, сборки всех сигналов номера модуля на элементе ИЛИ-НЕ с последующим сравнением выходных сигналов этих элементов на входах элемента И. Выход элемента И является сигналом многократных модульных ошибок, Устройство обеспечивает также дополнительную возможность проверки правильности сформированных сигналов контрольных разрядов, Общая сумма ненулевых сигналов в I oHTpoRüíllõ разрядах при правильной работе будет четной, так как каждому сигналу контрольного разряда по

5 столбцам соответствует такои же сигна1 по строкам таблицы. По наличию сигнала нечетности судят об отказе в цепях контрольных разрядов.

Отсутствие сигнала номера модуля при

10 наличии сигналов ошибок свиде1ельстиуе о появлении ошибок в двух и более модулях.

Формула изобретения

Устройство для обнаружения модуль15 ных ошибок, содержащее первый и второй блоки формирователей контрольных разрядов, первый и второй блоки формирователей ошибок, блоки сравнения, многоразрядные модули, блок формирова20 телей выхopIII.lx сигналов, выходы которого являются информационными Выходами устроиства, входы первого блока формирователей контрольных разрядов являются соответствующил1и информационными Вхо25 дал1и устройства, выходы модулей памяги соединены с входами первой группы блока формирователей выходных сигналов, входы второй группы KOlopol 0 соединены с соответствующими выходами первого и второго

30 блоков формирователей ошибок, о т л и ч а, ю щ е е с я тем, что, с целью повышения надежности и быстродействия устройства, входы второго блока формирователей контрольных разрядов соединены с соответству35 ющими .информационными входами устроиства, выходы первого и второго блоков форл1ирователей ошибок соединены соответственно с входами первой и второй групп блоков сравнения, выходы которых

40 соединены с входами третьей группы блока формирователей выходных сигналов и являются контрольными выходами устройства, информационные входы многоразрядных модулей соединены с соответствующими

45 выходами первого и второго блоков формирователей контрольных разрядов и соответствующими информационными входами устройства, выходы многоразрядных модулей памяти соединены с соответствующими

50 входами блоков формирователей ошибок.

1674268 :)

»» Ъ с

ll

»«

1t

Ъ с

»«

С «» с с

1»

» «» з»

»« с

lf ь

С»

II

Р«» э

Il ) 1ф с

»« ;

%,» с с

»« с

It »

С»,д с

»» » » с

»»

« г» :1

lf »

167 ЛАЯ) Ъ «ъ

fl

»I

Ъ

Ъ Ь :» с

»«»

»«„ с

<4 с Ы

»» с

» с

Ъ с

= "с

v> :т

Ъ »

»«»

Ъ

If

С,»

=з»

» » с

tl

=з»

»

ll :В

<Ы

fl т

»"

Q. т

II г

»» с

ll

»»

1674268

Х/ X? Х5 Х1 ХХ ХБ XT Х8

У7

Уб

УХ

УХ

Д7

И

УЮ

У7

N ХЯ,Ц Я,Ц хб Х7 хВ

1674268

1674268

Фаг. 0

1674268

141

Фиг. 11

1 f>, „ <

1674263

Составитель Н, Лапушкин

Редактор А. Маковская Техред M.Mîðãåí Tàë Корректор M. Демчик

Заказ 2930 Тираж 324 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101