Цифровой линейный интерполятор

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы. Цель изобретения - уменьшение погрешности аппроксимации интерполятора , Цифровой линейный интерполятор обеспечивает нахождение многоразрядных приращений, которыми аппроксимирован заданный отрезок прямой, за один интерполяционный такт, а затем пропускание сформированных многоразрядных приращений через блок выравнивания, вследствие чего уменьшается неравномерность распределения единичных импульсов в указанных группах. За счет этого погрешность аппроксимации уменьшается в два раза. Значение N младших разрядов М-разрядных координатных приращений запоминаются в регистрах 2 и 3. M-N старших разрядов координатных приращений поступают на адресные входы блока 4 постоянной памяти , с выходов которого 2 N-1 разрядов приращений записываются в регистры 9 и 10. Младший разряд 2м м-разрядных приращений формируется N-разрядными двоичными умножителями 5 и 6, на сл С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (49) ((!) (sr)s G 05 В 19/18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

23

22 6tu1

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4687257/24 (22) 03.05.89 (46) 07,09.91. Бюл. ¹ 33 (71) Специальное конструкторско-технологическое бюро "Модуль" Винницкого политехнического института (72) Ю.В. Сандул и А,Н. Романюк (53) 621.503.55(088.8) (56) Авторское свидетельство СССР

М 344415, кл. G 05 В 19/18, 1972.

Авторское свидетельство СССР

N . 1434406, кл. 6 05 В 19/18. 1987. (54) ЦИФРОВОЙ ЛИНЕЙНЫЙ ИНТЕРПОЛЯТОР (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы. Цель изобретения — уменьшение погрешности аппроксимации интерполятора. Цифровой линейный интерполятор обеспечивает нахождение многоразрядных приращений, которыми аппроксимирован заданный отрезок прямой, за один интерполяционный такт, а затем "пропускание" сформированных многоразрядных приращений через блок выравнивания, вследствие чего уменьшается неравномерность распределения единичных импульсов в указанных группах. За счет этого погрешность аппроксимации уменьшается в два раза. Значение N младших разрядов M-разрядных координатных приращений запоминаются в регистрах 2 и 3. M— - N старших разрядов координатных приращений поступают на адресные входы блока 4 по(точенной памяти, с выходов которого 2 — 1 разрядов приращений записываются в регистры

9 и 10. Младший разряд 2 -разрядных приращений формируется N-разрядными двоичными умножителями 5 и 6, на

1675849 информационные входы которых с выходов регистров 2 и 3 поступают значения N младших разрядов координатных приращений Х и У соответственно. На информационные входы блоков 20 «21 выравнивания постуM-N пают значения сформированных 2 -разрядных приращений, а с их выходов, Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, в станках с программным управлением, в которых использо аны линейные и матричные исполнительные органы.

Цель изобретения - уменьшение погрешности аппроксимации интерполятора.

На фиг. 1 представлена структурная схема цифровогс линейного интерполятора; на фиг. 2 — функциональная схема реализации блока управления; на фиг, 3— функциональная схема реализации блска выравнивания; на фиг, 4 — пример аппроксимации заданного отрезка прямой соответственно для известного и,цанного интерполятора.

Цифровой лине!лный интерполятор со держит блок 1 управления, первый 2 и второй 3 регистры координатных приращений, блок 4 постоянной памяти приращений, первый 5 и второй 6 двоичные умножители, первый 7 и второй 8 триггеры, первый 9 и второй 10 регистры, вход 11 пуска, вход 12 записи по ведущей координате, информационный вход 13, вход 14 записи по ведомой координате, стробирующий выход 15, выход 16 конца интерполяции, установочный 17 и сигнальный 18 выходы блока управления, вход 19 начальной установки интерполятора, первый 20 и второй 21 блоки выравнивания, информационные выходы по ведущей 22 и по ведомой 23 координатам, Блок 1 управления содержит генератоо

24 импульсов, первый 25, второй 26 и третий

27 элементы И, пеовый 28 и второй 29 Стриггеры, счетчик 30.

Каждый блок 20 и 21 выравнивания содержит элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ 31 >, 312....312 — 1 " 312 элемен ты И 321, 322,.,32рг -, 322 "., О-триггер

33.

Блок 1 управления предназначен для синхронизации работы интерполятсра. соответствующих ведущей и ведомой координатам, эти значения считываются внешним устройством. И нтер поля ция зада н ного

N+1 отрезка прямой осуществляется за 2 интерполяционных актов, Блок 1 управления осуществляет синхронизацию работы интерполятора. 2 з,п, ф-лы, 4 ил. 1 табл, Первый 2 и второй 3 регистры координатных приращений служат,цля приема и хранения

N младших разрядов M-разрядных координатных прирашений X и У, определяющих

5 заданный отрезок прямой. Значения приращений Х и Y iпоступают по входу 13 интерполятора последовательно во времени.

Запись N младших разрядов координатного приращения в первый регистр 2 координат10 ного приращения производится единичным уровнем на входе 12 интерполятора. Запись К младших разрядов во второй регистр

3 координатного приращения производится единичным уровнем на входе 14 интерполя15 тора, Выходы первого регистра 2 координатных приращений подключены к информационным входам первого двоичного умно>кителя 5, выходы второго регистра 3 координатных приращений — к

20 информационным входам второго двоичного умножителя 6, Принцип работы двоичного умножителя

5 и 6 данного интерполятора аналогичен принципу работы двоичного умножителя 5

25 и 6 — формируется последовательность импульсов, пропорциональная весам управляющего кода на его информационном входе.

Организация блока 4 постоянной памя30 ти приращений такая же как в известном интерполяторе. Информационная емкость блока

4 постоянной памяти приращений рассчитывается по формуле 2(М-N} М-N 2М-N (gM-N „) при организации 2М х 2 -1-разрядных слов, Блок 4 постоянной памяти приращений

M— - N служит для хранения 2 -1 разрядов

40 2 -разрядных приращений, формируемых за один интерполяционный такт. Блок

4 постоянной памяти приращений соединен адресными входами с M — N старшими разрядами инф:-рмационного входа 13 ин45 терполятора, по которому последовательно во времени поступают значения координатных приращений Л Х и Л Y. Первый 5 и второй 6 двоичные умножители служат для

1615849 формиоования значения младшего разря- установки интерполятора. Информационда 2м -разрядного приращения, форми- ный выход 22 блока 20 соответствует ведуруемого эа один интерполяционный такт, щей координате, а информационный выход

Выход первого двоичного умножителя 5 со- 23 блока 21 — ведомой координате, единен с информационным входом первого 5 Генератор 24 импульсов в блоке 1 уптриггера 7, который служит для фиксации равления служит для выработки импульсной

M-N значения младшего разряда 2 -разряд- последовательности, тактирующей работ н r о о приращения, формируемого за один блока 1 управления. Сигнал логического ту интерполяционный такт по координате Х, нуля на выходе 16 интерполятора сигналиВыход второго умножителя 6 соединен с 10 зирует об окончании интерполирования информационным входом второго тригге- заданного отрезка прямой и готовности ра 8, который служит для фиксации значе- интерполятора принять значения коордиМ-N ния младшего разряда 2 -разрядного натных приращений нового отрезка пряприращения, формируемого за один ин- мой. терполяционный такт по координате Y. 15 Выход второго элемента И 26 является

Первый 9 и втооой 10 регистры служат стрсбирующим выходом 15 интерполятора. м— M-N для хранения 2 -1-разрядов 2 -раз- Значение логической единицы на указанрядного приращения по координате X u Y ном выходе сигнализирует о достоверносоответственно. Их значения остаются не- сти выходных данных на информационных изменными до момента поступления новых 20 входах 22 и 23 интерполятора. Выход flepисходных данных. м-л вого элемента И 25 соединен с входом с чи"

Запись значения 2 — 1-разрядов тывания первого 5 и второго 6 двоичных

-разрядных приращений, формируе- умножителей и входом записи первого 7 и мых за один интерполяционный такт, в ре- второго 8 триггеров, а также подключен к гистр 9 производится с выходов блока 4 25 вычитающему входу счетчика 30, Счетчик постоянной памяти приращений при нали- 30 служит для формирования импульса отчии на его адресных входах M — N старших рицательной полярности по окончании разрядов координатного приращения Х и воспроизведения заданного отрезка поя, при поступлении сигнала логической еди- мой, т.е. после отработки устройством 2 ницы на вход 12 интерполятора. Запись 30. интерполяционных тактов. До поступлем-м M — N значений 2 — 1 разрядов 2 -разрядных ния сигнала "Пуск" счетчик 30 находится в приращений, формируемых эа один интер- режиме записи содержимого информациполяционный такт, во второй регистр 10 онных разрядов в счетчик, так как с прямопроизводится с выходов блока 4 постоян- го выхода D-триггера 20 поступает сигнал ной памяти при наличии на его адресных 35 логического нуля, который является активвходах М вЂ” N старших разрядов координат- ным по отношению к сигналу записи в счетного приращения Y и при поступлении сиг- чик 30, На информационный-вход счетчика нала логической единицы на вход 14 30 монтажным способом поступает эначеинтерполятора. ние 2

Блоки20и21 выравнивания идентичны 40 Первый вход третьего 27 элемента И по всей структуре и служат для выравнива- соединен с входом 19 начальной установки ния неравномерности распределения еди- интерполятора, Сигналом отрицательной ничных импульсов в группах элементарных полярности на указанном входе первый 28 приращений по ведущей и ведомой коорди- и второй 29 D-триггеры, первый 5 и второй нате, формируемых соответственно на ин- 45 6 двоичные умножители устанавливаются формационных выходах по ведущей и в нулевое состояние, так как выход третьведомой координате, вследствие чего по- его элемента И 27 соединен с R-входом грешность аппроксимации уменьшается в первого 28 и второго 29 0-триггера и устадва раза. На информационный вход стар- новочным входом первого 5 и второго 6 ших разрядов информационного слова бло- 50 двоичных умножителей. Второй вход

2 ка 2 выравнивания поступают значения третьего элемента И 27 соединен с выхом-м

-1 старших разрядов 2 -разрядного дом переноса счетчика 30, Управляющий информационного слова, а на информаци- вход 0-триггера 29 подключен к входу 11 онный вход младших разрядов информаци- пуска интерполятора, а информационны м-и

ый онного слова — значение младшего 2 -ro 55 0-вход 29 0-триггера 29 — к входу логичеразряда. Стробирующий вход блоков, ский единицы.

20 и 21 выравнивания соединен со Интерполятор работает следующим о6строб ирую щим выходом 15 интерполято- разом. ра. Установочный вход блоков выравнива- В основе изобретения лежит воэможния соединен с входом 19 начальной ность однозначного формирования группы

1675849

M— - N из 2 элементарных приращений по ведущей и ведомой координате по алгоритму, а затем выравнивание неравномерности распределения единичных импульсов в указанных группах с помощью блоков 20 и 21 выравнивания. Как и в известном устройстве, в рассматриваемом линейном интерполяторе значение N младших разрядов

M-разрядных координатных приращен;лй запоминаются в регистрах 2 и 3. M-N старших разрядов координатных приращений поступают на адресные входы блока 4 постоянной памяти, с выходов которого 2 — 1 -разрядов шаговых приращений записываются в регистры 9 и 10, Младший разряд 2 -разрядных приращеМ-N ний формируется N-разрядным двоичным умножителем 5 и 6, на информационные входы которых с выходов регистров 2 и 3 поступают значения N-младших разрядов координатных приращений X u Y соответственно. Таким образом, процедура формирования 2 -разрядных групп элеМ-N ментарных приращений на выходах регистров 9, 10 и триггеров 7, 8 осуществляется аналогично, как в известном интерполяторе. Затем укаэанные группы поступают на информационные входы блоков 20 и 21 выравнивания и подвергаются процедуре "выравнивания", т.е. происходит уменьшение неравномерности единичных импульсов в группах многоразрядных приращений, После этого многоразрядные приращения считываются внешнему устройству.

Рассмотрим процедуру "выравнивания".с помощью блоков 20 и 21, Так как указанные блоки идентичны, рассмотрим принцип работы блока 20, который соответствует ведущей координате. Процедура выравнивания заключается в однозначном

М-N получении 2 -разрядной группы элементарных приращений, в которой распределение единичных импульсов такое же, как при

"пропускании" последовательно-пошаговым способом 2 элементарных прирацений через счетный триггер. Например, пусть на информационные входы блока 20 выравнивания поступает код 10100101. Если такую кодовую комбинацию предварительно "пропустить" через счетный триггер, получим 10000100. Следовательно, на выходе блока выравнивания в каждом интерполяционном такте должны однозначно получить код 10000100. Кроме того, значеwe последнего (младшего) разряда каждой формируемой группы и значение первого

{старшего) разряда каждой последующей группы должны подчиняться правилу согласно процедуры "выравнивания". Например, пусть на информационные входы блока

20 выравнивания за два интерполяционных такта поступает код 10100101/10100100.

Тогда на выходе блока выравнивания за два интерполяционных такта получим код

10000100/10000100.

Следует отметить, что интерполяция заданного отрезка прямой в данном интерполяторе осуществляется за 2 + интерполяционных тактов, а в известном интерполяторе за 2 интерполяционных

N тактов, Увеличение в два раза числа интерполяционных тактов получается вследствие того, что число единичных шагов в многоразрядных группах после процедуры "выравнивания" уменьшается в два раза, Блок 1 управления работает следующим образом. Сигналом отрицательной полярности на входе 19 начальной установки второй

29 и первой 28 D-триггеры устанавливаются в нулевое состояние, Следовательно, на выходах 15-18 выставляются значения логического нуля. Так как на прямом выходе D-триггера 29 формируется значение логического нуля то в счетчик

30 записывается значение 2, сформированное монтажным путем на его информационном входе, При поступлении сигнала логической единицы на вход 11 пуска интерполятора

D-триггер 29 устанавливается в состояние логической единицы, разрешая тем самым работу счетчика 30 в счетном режиме. Кроме того, указанный сигнал поступает на выход 17 блока 1 управления и разрешает работу первого 5 и второго 6 двоичных умножителей, Передним фронтом импульса, поступающего с прямого выхода генератора 24 импульсов, первый D-триггер 28 устанавливается в состояние логической единицы, поскольку на его информационный вход поступает сигнал логической единицы с выхода второго D-триггера 29;

Описанные действия обеспечивают строгую присинхронизацию цикла интерполяции к переднему фронту импульса, формируемого генератором 24 импульсов, после поступления сигнала логической единицы на вход 11 пуска интерполятора, С каждым импульсом с выхода генератора

24 импульсов при единичном значении первого О-триггера 28 значение счетчика

30 уменьшается на единицу. При переходе счетчика 30 с нулевого состояния в 2 где N+1 — разрядность счетчика, на его выходе переноса Р формируется импульс отрицательной полярности, который устанавливает второй D-триггер 29 в состояние логического нуля. С появлением переднего фронта импульса с генератора

24 импульсов первый 0-триггер 28 также

1675849

10 макс

36 устанавливается в состояние логического нуля, запрещая прохождение импульсов на выход первого 25 и второго 26 элементов

И. Кроме того, сигнал логического нуля с выхода первого О-триггера 28 поступает на выход 16 конца интерполяции, сигнализируя об окончании интерполирования отрезка. Число импульсов, сформированных с выходов первого 25 и -второго 26 элементов И за интерполяционный цикл, равно 2 .

Рассмотрим интерполирование отрезка прямой на числовом примере: пусть

Х=1101, Y=101, M=4, N--2, Число интерполяционных тактов равно 2М 1=22 =8. В

И+1 2+1 каждом интерполяционном такте формируются 2 =2 =4-разрядные группы приращений по ведущей и ведомой координатам.

Рассмотрим процедуру выравнивания по ведущей и ведомой координатам. Данные сведем в таблицу. Очевидно, что процедура формирования многоразрядных приращений, поступающих на информационные входы блоков 20 и 21, такая же, как в известном интерполяторе, Отмеченное значение в младшем разряде формируется первым 7 или вторым 8 триггером, Значения многоразрядных групп для известного интерполятора в приведенной таблице находятся в строках "Информац. вход блока 20" и "Информац, вход блока 21" для четырех информационных тактов, так как интерполяционный цикл в известном интерполяторе составляет 2 =2 =4 интерполяционных такта. Для наглядности, на фиг, 4 приводится графический пример аппроксимации рассмотренного заданного отрезка прямой соответственно для известного и данного интерполяторов.

В качестве элементной базы интерполятора используются серийно выпускаемые микросхемы серий 155,555.531.589.176.

Блок 20 и 21 выравнивания может быть реализован различными г способами. На фиг. 3 представлен один из вариантов реализации указанного блока. УказаНный блок в общем случае состоит из 2 элементов И С КЛ Ю ЧАЮ ЩЕ Е ИЛ И 31 и 2 элементов И, которые служат для выделения 2М разрядов многоразрядного приращения с учетом процедуры выравнивания. 0-триггер ЗЗ, входящий в состав блока 20 и 21, служит рля фиксирования значения младшего 2 -ro разряда выходного многоразрядного приращения, так как значение старшего разряда каждого формируемого многоразрядного приращения и значения первого разряда каждого последующего многоразрядного

55 приращения такта подчиняются процедуре выравнивания.

Блок 1 управления реализован на элементах К155 ТМ2, К155 ЛИ1, К155 ИЕ7; регистры 2, 3, 8, 10 триггеры 7. 8 — на элементах

К155 ТМ7, блок 4 постоянной памяти приращений — на элементах К155 РЕ3, двоичные умножители 5, 6 — на элементах К155 ИЕ8, блоки 20, 21 выравнивания — на элементах

К155 ЛП5, К155 ЛИ1, Введение в интерполятор блоков 20, 21 выравнивания по ведущей и ведомой координатах обеспечивает выравнивание распределения единичных значений в 2 разрядных группах шаговых приращений за счет усреднения единичных значений в каждой такой группе, В данном интерполяторе за счет введения блоков 20, 21 выравнивания обеспечивается снижение неравномерности шаговых приращений параллельно в целой группе разрядов, т.е. роль блока выравнивания для группы многоразрядных приращений аналогична счетному триггеру для последовательности элементарных приращений, Следовательно, можно сделать вывод, что погрешность аппроксимации в группах разрядов многоразрядных приращений интерполятора уменьшается в 2 раза, В известном интерполяторе максимум погрешности макс

18

1 где у — разрядность задания исходных приращений.

Данное техническое решение уменьшает погрешность аппроксимации в два раза.

Таким образом. максимум погрешности

Формула изобретения

1. Цифровой линейный интерполятор, содержащий блок управления, первый и второй регистры координатных приращений, блок постоянной памяти приращений, первый и второй двоичные умножители, первый и второй триггеры, первый и второй регистры, вход записи второго регистра соединен с входом записи второго регистра координатных приращений и с входом записи по ведомой координате интерполятора, вход записи по ведущей координате которого подключен к входу записи первого регистра координатных приращений и к входу записи первого регистра, информаци1675849

Онный вход которого соединен с информационным входом второго регистра и с выходом блока постоянной памяти приращений, адресные входи которого подключены к М вЂ” N старшим разрядам информационного входа устройства, N младших разрядов информационного вхо.да устройства соединены с информацион ными входами первого и второго регистров координатных приращений, информационный выход второго регистра координатных

:приращений соединен с информационным входом второго двоичного умножителя, информационный выход кс тораго соеди,:нен с информационным входом второго триггера, вход записи которого соединен с, .входом записи первого триггера, сигналь., ным выходом блока управления и входом считывания первого и второго двоичного умножителя, установочный вход второго двоичного умножителя соединен с усlBHoвочным выходом блока управления и установочным входом первого двоичного умножителя, информационный вход которого соединен с инфсрмационным выходом первого регистра координатного приращения, а информационный выход первого двоичного умножителя соединен с информационным входом первого триггера, стробирующий выход блока управления является стробирующим выходом интерполятора, выход конца интерполяции блока управления является Выходом конца vlHтерполяции интерпОГзятора, а Вход пуска блока управления является входом пуска интерполятора, отличающийся тем, что, с целью уменьшения и эгрешности аппроксимации интерполятора, в него введены первый и второй блоки выравнивания, информационные входы старших разрядов информационного слова которых соединены с информационными выходами первого и второго регистров состветственно, информационные входи младших разрядов информационного слова первого и второго блоков выравнивания подключены к выходам первого и второго триггеров соответственно, вход начальной установки интерполятора соединен с входом начальной установки блока управления и установочными входами первого и второго блоков выравнивания, стробирующие входы которых соединены со стробирующим выходом блока управления, а информационные выходы первого и второго блоков выравнивания являются информационным выходом интерполятора по ведущей координате и информационным выходом интерполятора по Ведомой координате соответственно, 5

10 I5

2О

3О

4О

БО

2. Интерполятор по и, 1, о т л и ч а юшийся тем, что блок управления содержит генератор импульсов, первый, второй и третий элементы И, первый и второй Dтриггеры, счетчик, содержащий информаN+1 ционные входы на 2 разряд, причем вход пуска блока и Вход начальной установки блока подключен к управляющему

С-входу второго D-триггера и к первому входу третьего элемента И соответственно, установочный R-вход второго D-триггера соединен с выходом третьего элемента

И и установочным R-входом первого 0триггера, информационный D-вход которого соединен с выходом второго

D-триггера, установочным выходом блока управления и установочным входом счетчика, вычитающий вход которого соединен с сигнальным виходом блока управления и выходом первого элемента И, первый вход которого соединен с прямым выходом reHGp8Topd им г1ул ьсо В и $ ï pý Âë ÿ þùèì С входом первого 0-триггера„первый вход второго элемента N подключен к инверсному выходу генератора импульсов, выход первого 0-тpиггepа соединен с вторыми входами первого и второго элементов И и с выходом конца интерполяции блока управления, стробирующий выход которого подключен к выходу второго элемента И, информационный D-вход второго D-триггера соединен с шиной логической единицы, ВыхОд перенОса счетчика подключен к Второму входу третьего элемента И, 3, Интарполятор по и. 1, о т л и ч а ю— шийся тем, что каждый блок выравниваниясодержит2 элементовИСКЛЮЧАЮЩЕЕ ИЛИ, 2м элементов И (где M— наибольшая разрядность координатных приращений, К-количество младших разрядов координатных приращений Л Х и

ЛУ), D-триггер, управляющий С-вход и установочный R-Вход которого являются управляющим и установочным входами блока соответственно, выход D-триггера "îåäèíåí с первым входом первого элемента ИСКЛ ЮЧАЮЩЕ Е ИЛИ, выход которого подключен к первому входу второ о элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, Выход которого соединен с первым входом второго элемента И и с первым входом (2" -1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которо о подключен к первому входу (21 — 1)-го элемента И (где

j=3,..., Ы, 1=1„„, N) и к первому входу

2 -ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход кото ого соединен с первым входом 2м -го элемента И и с информационным D-входом D-триггера, второй

1675849

Фиг 2 вход первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ соединен с вторым входом первого элемента И, второй вход (2 -1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к второму входу (21 -1)-го элемента И, второй вход 2 -ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом

2 -ro элемента И, вторые входы с первого по (2 — 1)-й элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к информационному входу старших разрядов информационного слова блока, информационный вход младших разрядов информацион5 ного слова которого соединен с вторым входом 2 -ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход 2 элементов И подключены к информационному выходу блока.

1675849

Составитель А. Исправникова

Техред M.Mîðãåíòàë Корректор О, Кравцова

Редактор В. Данко

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101

Заказ 3002 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5