Многопроцессорная система

 

Изобретение относится к вычислительной технике и может использоваться для построения надежных многопроцессорных контроллеров. Цель изобретения - увеличение надежности и достоверности выдаваемой информации. Система содержит вычислительные модули 1, блок 2 арбитра, блок 3 реконфигурации, контроллер 4, блок 5 контроля, селектор 6 адреса, элемент И 7, блок 8 формирования свертки и элемент 9 задержки, б ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s G 06 F 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1 (21) 4748604/24 (22) 29.08.89 (46) 23.10.91. Бюл. ¹ 39 (75) Ю.В.Грецкий (53) 681.32(088.8) (56) Авторское свидетельство СССР

¹ 1101827, кл, 6 06 F 15/16, 1984.

Григорьев В.Л. Программирование однокристальных микропроцессоров. М.:

Энергоатомиздат, 1987, с,273-276. (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА, Я2,, 1686455 А1 (57) Изобретение относится к вычислительной технике и может использоваться для построения надежных многопроцессорных контроллеров. Цель изобретения — увеличение надежности и достоверности выдаваемой информации. Система содержит вычислительные модули 1, блок 2 арбитра. блок 3 реконфигурации, контроллер 4, блок

5 контроля, селектор 6 адреса, элемент И 7, блок 8 формирования свертки и элемент 9 задержки. 6 ил.

1686455

25

Изобретение относится к вычислительной технике и можег использоваться для построения надежных многопроцессорных контроллеров.

Цель изобретения — увеличение надежности и достоверности выдаваемой информациии.

На фиг. 1 представлена структурная схема многопроцессорной системы; на фиг.

2 структурная схема блока контроля; на фиг. 3 — структурная схема блока формирования свертки; на фиг, 4 — структурная схема блока реконфигурации; на фиг. 5 — структурная схема блока арбитра; на фиг, 6 — алгоритм функционирования вычислительного блока.

Многопроцессорная система (фиг, 1) содержит вычислительные модули 1ъ..1,, блок 2 арбитра, блок 3 реконфигурации, контроллер 4. блок 5 контроля, селектор 6 адреса, элемент И 7, блок 8 формирования свертки, элемент 9 задержки.

Блок 5 контроля (фиг. 2) содержит четыре 10ъ..104 триггера фиксации записи, четыре 11ъ.,114 регистра, шинный формирователь 12.

Блок 8 формирования свертки (фиг, 3) содержит регистр 13, счетчик 14, мультиплексор 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

16, сдвиговый регистр 17, блок 18 синхронизации, образованный триггерами и элементом И, генератор 19 синхроимпульсов.

Блок 3 реконфигурации (фиг. 4) содержит три регистра 20-22, три мажоритарных элемента 23-25, одновибратор 26, триггер

27 отказа.

Блок 2 арбитра (фиг, 5) содержит элемент ИЛИ 28, элементы ИЛИ-НЕ 29, 30, элементы НЕ 31 — 35, элемент И 36. Блок 18 синхронизации содержит триггеры 37, 38 и элемент И 39.

Арбитры 2 соединены в кольцо, поэтому, чтобы избежать зацикливания при определении главного арбитра, один из четырех арбитров всегда заблокирован. Этот арбитр входит в состав резервного модуля 1, при этом ближайший правый в кольце арбитров имеет наивысший приоритет. Такой способ соединения позволяет менять приоритеты арбитров по мере отказа резервных модулей. В случае, когда нет возможности подключить резервный модуль 1 вместо отказавшего, арбитр 2 отказавшего модуля

1 не блокируется. а контроллер 4 блокируется, при этом в кольцевом соединении всегда присутствует только один разрыв связи, В момент отсутствия резерва арбитр с точки зрения надежности нельзя считать полностью резервированным, но такой режим работы продолжает<:я до окончания ремонта резерва, и всегда может быть выбрана такая интенсивность профилактики и ремонта, что вероягность безотказной работы системы будет не ниже заданной. Учитывая малый объем аппаратуры одного блока 2 арбитра, можно сказать, что интенсивность обслуживания практически не увеличится по сравнению с плановой, Для поддержания нормального функционирования системы необходима, таким образом, такая интенсивность ремонта, чтобы на момент отказа активного вычислительного блока резервный был исправен, однако возможна работа системы и при двух исправных вычислительных модулях, В последнем случае снимается блокировка блока 2 арбитра одного из отказавших резервных блоков, Система работает следующим образом.

Подается питание на три из четырех модулей 1, которые переходят в режим начального пуска, при этом на предварительно установленных триггерах 27 сформировано слово состояния системы. разряды которого, поступая на шину состояния системы, программно доступны контроллерам 4, которые после запуска считывают слово состояния системы и имеют информацию об активных модулях 1. После считывания слова состояния активные модули 1 вводят информацию по магистрали внешних устройств (не показана) под управлением внешнего источника, предназначенную для обработки в режиме повышенной достоверности, а также информацию по локальным магистралям (не показаны) от индивидуальных источников, которая не контролируется специально, Во время обработки на селектор 6 поступает информация с адресной шины контроллера 4 и селектор 6 срабатывает по заранее определенным адресам, сигнал с

его первого выхода совместно с сигналом стробирования данных контроллера 4 поступает на первый и второй входы элемента

7, выход которого стробирует запись информации в блок 8, поступающей с шины данных контроллера 4, При достижении адреса окончания обработки селектор 6 срабатывает по второму выходу, соединенному с входом прерывания контроллера 4, сигнал подтверждения прерывания этого блока стробирует запись контрольного слова в регистр 11 собственного блока 5 и в соответствующие регистры 11 других блоков 5, а также сохраняется как признак готовности контрольной информации в соответствующих триггерах 10 всех блоков 5. Кроме того, через элемент 9 задержки этот сигнал устанавлива т в начальное состояние собствен1686455 ный блок 8. Аналогично происходит запись равления выходит на рабочий режим. Вся контрольной информации и признаков ее информация во внутренних ОЗУ модулей 1 готовности другими активными контролле- обновляется, что исключает накопление нерами 4 в собственные и соседние блоки 5. исправностей.

Контроллер 4 считывает собственную свер- 5 В случае отказа модулей 1 дополнительтку и ожидает поступления контрольной ин- но с остановом в регистр 22 его блока 3 формацииотдругихактивныхконтроллеров активными модулями 1 записывается при4. постоянно опрашивая собственный шин- знак отказа, который может быть сброшен ный формирователь 12. Если удалось счи- только оператором после ремонта путем устать контрольную информацию от одного из 10 тановки триггера 27 в состояние логической контроллеров 4, дальнейшее ожидание про- единицы и этот модуль выводится из состаисходит в течение времени максимальной ва системы, Выход триггера 27является такрассинхронизации, которое задается про- же выходом состояния модуля 1 и граммно или может быть передано внеш- подключен к соответствующей линии шины ним источником. Если истекло заданное 15 слова состояния, Если есть исправный ревремя, соответствующий модуль 1 считает- зервный модуль 1, то дополнительно в реся сбившимся: ели информация поступает гистр 20 отказавшего модуля 1 от всех активных модулей 1, то ожидания не записывается сигнал блокировки его блока происходит, что ускоряет процесс синхро- 2, а сигнал разблокировки блока 2 записынизации. Таким образом, за время, не пре- 20 вается в регистр 20 резервного модуля 1, вышающее Табаке рассинхронизации, в одновременно снимается сигнал останова блоках 5 активных контроллеров 4 содер- резервного модуля 1, что приводит к генеражатся свертки контрольной информации ции общего сигнала "Сбой" одновибратоОбработка контрольной информации ром 26 этого блока, и система переходит в начинается с того, что модули 1 выдают сиг- 25 начальное состояние, но уже с другим состанал сброса блока 5 путем попытки записи в вом модулей 1. При этом очевидно коррекшинный формирователь 12 и мажоритарно тируется код на шине слова состояния обрабатывают собственные результаты са- системы, Если резерва нет, то блокировка моконтроля и поступившие от других моду- блока 2 не производится. лей 1. Если неисправность не обнаружена, 30 Алгоритм функционирования арбитра каждый из активных модулей 1 посылает блока 2 очевиден из схемы на фиг. 5. Осозапрос на вывод в собственный блок 2, при бенностью является возможность блокиэтомближайшийправыймодуль1отзабло- ровки, которая осуществляется подачей кированного получает разрешение на вы- сигнала блокировки на первый входэлеменвод, а остальные модули 1 ждут сигнала на 35 та ИЛИ-НЕ 29 и на первый вход элемента ввод от внешнего источника, которым мо- ИЛИ 28, второй вход которого подключен к жет быть сигнал окончания вывода главного входу занятости блока 2, а выход — к входу в данном цикле модуля 1. После завершения занятости арбитра, при этом активизация входа вывода начинается ввод новой порции ин- блокировки приводит к снятию признака эаформации для дальнейшей обработки, В 40 нятости на первом выходе блока 2 и устаслучае обнаружения несовпадения конт- новке признака запрещения вывода на рольных слов модуль 1 записывает в соот- втором выходе блока 2, что эквивалентно ветствующий разряд регистра 21 блока 3 разрыву в кольце блоков 2 и заданию высбившегося модуля 1 признак наличия неис- сшего приоритета ближайшему правому от правности, при этом сбой в двух подряд 45 заблокированного блоку 2. циклах вывода, считается отказом. Если Блок 8 формирования свертки работает решение о неисправности совпадает у двух следующим образом. Сигнал "Строб данмодулей 1, то на выходе останова блока 3 ных" синхронизирует запись информации в появляется активный сигнал и неисправный регистр 13 и поступает на синхровход тригмодуль 1 не участвует в выводе. После окон- 50 гера 37, который устанавливает логическую чания вывода активные модули 1 сбрасыва- единицу на выходе, по заднему фронту очеют признак наличия неисправности, при редного импульса от генератора 19 в состоэтом приостановленный модуль 1 разблоки- яние логической единицы устанавливается руется, а одновибратор 26 его блока 6 фор- триггер 38, соединенный с первым входом мирует импульс сбоя, который по схеме 55 элемента 39, после чего полностью сформимонтажного ИЛИ устанавливает в началь- рованныесинхроимпульсы начинают постуное состояние активные модули 1. пать на синхровходы счетчика 14 и

После этого вся система переходит в ре- сдвигового регистра 17. Счетчик 14 управляжим начального пуска, после накопления етадресным входом мультиплексора 15, на необходимой информации о процессе уп- .информационный вход которого поступает

1686455 информация с выхода регистра 13. С выхода мультиплексора 15 информация поступает на вход элемента 16, на другие входы которого поступает информация с соответствующих выходных разрядов регистра 17, номера и количество разрядов зависят от длины сворачиваемой последовательности и разрядности регистра 17 (3). С выхода элемента 16 информация поступает на информационный вход регистра 17, на выходных разрядах которого происходит формирование свертки. Сигнал переполнения счетчика

14 сбрасывает триггер 37, после чего по заднему фронту следующего импульса сбрасывается триггер 38 и этот же импульс переключает счетчик 14 в начальное состояние, при этом сбрасывается сигнал переполнения, а синхроимпульсы с генератора 19 не поступают до следующего строба данных. Сигнал подтверждения прерывания блока 4 поступает на вход начальной установки регистра 17, Частота генератора 19 очевидно в M раз больше частоты поступления информации, где М вЂ” разрядность регистра 13.

Блок 5 контроля работает следующим образом, Сигнал стробирования записи контрольной информации является признаком готовности контрольной информации, поступает и фиксируется в соответствующих триггерах 10 соседних блоков 5, Сброс блока 5 осуществляется при попытке записи

- в шинный формирователь 12 после считывания контрольной информации от всех активных модулей 1, Контроллер 4 представляет собой микропроцессор с блоками памяти и интерфейсами сбис.

Все перечисленные блоки могут быть реализованы на заказных сбис, что позволяет увеличить надежность системы за счет уменьшения аппаратных затрат, Очевидно, что время, затрачиваемое на обмен контрольной информации, зависит от количества переданных и обработанных слов, что, в свою очередь, влияет на достоверность определения исправности модулей 1. В данной системе удается при максимальной достоверности контроля за счет возможности хра:нения в свертке даже внутрикомандных пересылок минимизировать время голосования, которое не зависит от объема контрольной информации, Формула изобретения

Многопроцессорная система, содержащая четыре вычислительных модуля. каждый из которых содержит контроллер, блок арбитра и селектор адреса, причем в каждом вычислительном модуле адресные выходы контроллера соединены с

55 информационными входами селектора адреса, выход разрешения вывода блока арбитра соедин с,дноименным входом контроллера, t...,:.u„ запроса вывода которого подключен к одноименному входу блока арбитра, выход занятости блока арбитра Кго вычислительного модуля (К = 1...3) подключен к одноименному входу блока арбитра (К+1)-го вычислительного модуля, отличающаяся тем, что, с целью увеличения надежности и достоверности выдаваемой информации, в каждый вычислительный модуль введены элемент И, элемент задержки, блок формирования свертки, блок контроля и блок реконфигурации, причем выход занятости блока арбитра четвертого вычислительного модуля соединен с одноименным входом блока арбитра первого вычислительного модуля, вход блокировки блока арбитра в каждом вычислительном модуле соединен с одноименным выходом блока реконфигурации, выходы останова начальной установки и признака отказа которого соединены с соответствующими одноименными входами контроллера, причем выход признака отказа блока реконфигурации К-го вычислительного модуля (К =. 1...4) подключен также к

К-му входу группы входов состояния системы, контроллеров всех вычислительных модулей в каждом вычислительном модуле, вход прерывания контроллера соединен с первым выходом селектора адреса, второй выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом строба выдачи данных контроллера, выход элемента И соединен с входом записи блока формирования свертки, информационные входы которого соединены с выходами данных контроллера, а вход начальной установки блока формирования свертки через элемент задержки соединен с выходом подтверждения прерывания контроллера, выход подтверждения прерывания контроллера К-го вычислительного модуля соединен с К-ми входами записи блоков контроля остальных вычислительных модулей, выходы блока формирования свертки К-ro(K=

= 1,4) вычислительного модуля соединены с информационными входами К-й группы блоков контроля остальных вычислительных модулей, в каждом вычислительном модуле вход начальной установки блока контроля соединен с первым выходом записи контроллера, выходы данных блока контроля подключены к входам данных контроллера, выходы чтения которого соединены с входами чтения блока контроля. К-й (К =,2...4) выход записи контроллера М-го (М = 0 ... 3) вычислительного модуля соединен с (К - 1)-м

1686455

Г. 3

Фиг, 2

f -ОтЛРаотЬги коллвктор

dna.5 входом блока реконфигурации МОД (М+К-1)-го (МОД вЂ” остаток от деления на четыре) вычислительного модуля, выходы отказа, сбоя и блокировки контроллера К-го вычисL лительного модуля через шину соединены с одноименными входами К-й группы блоков реконфигурации всех вычислительных модулей.

1686455 обработка информации, по прерывани«««свертки льной информации в блок ние собственн й

Чтение регистра П до появления приэнаков эаписи от активных блоков 4 в соответствии со словом состояния онтрольной информации

«ого блока 4 и ожидачсние 7маа рассинхродругого блока 4, если

Если ожидаемый блок 4 не выдал и««фориацию, пометить его неисправным и начать голосование конт ольной ин« а и

Если есть несовпадение, выдать останов на соответствующий блок 4 разряд регист 2I

Запрос на вывод, если есть раэ-. решение - начать вывод /сигнал окончания выводаl" иначe ждать окончания вывода

ыл сигнал останова, то сть реэерв и это отказ, локировать арбитр этого

4, раэблокировать реэерлок 4. Общий сброс бой — то общий сброс

Составитель A.×åêàíoâ

Техред M.Ìoðãåíòàë КоРРектоР М.Шароши

Редактор В.Данко

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Заказ 3599 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-З5, Раушская наб., 4/5