Цифровой фильтр

 

Изобретение относится к цифровой вычислительной технике и предназначено для использования в системах цифровой обработки сигналов. Цель изобретения - повышение быстродействия. Фильтр содержит М вычислительных модулей (М - порядок фильтра), Каждый модуль состоит из умножителя 4, р-разрядного сумматора 5, т-разрядных элементов 6 и 7 задержки, р-разрядного элемента 8 задержки, одноразрядного элемента 9 задержки и т-разрядного сумматора 10.2 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л G 06 F 15/353

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Фиг, 3

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4694910/24 (22) 25.05.89 (46) 23.11.91. Бюл. М 43 (71) Харьковский автомобильно-дорожный институт им. Комсомола Украины (72) В.В,Шатило,Л.С.Явиц и С.Н,Прохоров (53) 681.3 (088.8) (56) Рабинер Л,Гоулд Б, Теория и применение цифровой обработки сигналов. М,: Мир, 1978, с.607, фиг.9.9

Там же, фиг.9.10.

„„Ы „„1693613 А1 (54) ЦИФРОВОЙ ФИЛЬТР (57) Изобретение относится к цифровой вычислительной технике и предназначено для использования в системах цифровой обработки сигналов, Цель изобретения — повышение быстродействия. Фильтр содержит

М вычислительных модулей (М вЂ” порядок фильтра), Каждый модуль состоит из умножителя 4, р-разрядного сумматора 5, m-разрядных элементов 6 и 7 задержки, р-разрядного элемента 8 задержки, одноразрядного элемента 9 задержки и m-разрядного сумматора 10, 2 ил.

1693613

И 300 ретение Относи Г" Я х цифро<)О!л Вь!числительной технике и г!Ред.-аз.-!Зчено д. использования в системах цифровой с)бработ:<и сигналов, Цель Yi306peT»Hf f5) — ООВы 11!|э-! Ne быст1зодействия цифрового фи, ьтра.

На фиг, I изображе)<я функц!лональняя схема цифрового фильтоа; на фиг.2 — функциональHàÿ схема вычислительного модуля цифрового фильтра.;0

ЦИФРОВОЙ Фильтр (ки1 е)ь1числительчый Mîä,ëü 1 информациîHHL!å входь! 2.1 и 2,2 и информациэнные Выходы

3.1 и 3.2, |Зычисл< тельный модуль (фигÄ)) цифрового ф)ильтра 1 содер>кит уMHo>1<èòeëb 15

4, р-разрядный сумматор 5, fTf-разрядные элементы 6 и 7 задержки. р-paap

РВЗРЯДНЫЙ ВТОРОЙ ВХОД с МС)ДУЛ", m-разряднл!Й первы)й выход 13 модуля, lr—разрядный второй Выход l4 мод,ля, Фильтр Заботае) cëeдук)гдим obpaaof÷f, Пусть по f ìó тактовому импульсу (в I /1 25 момент времени) на информационнblé вход

2,1 цифрового фил,тра loc-упает входной отсчет xi< (I, 1< — произвольные це!:ые числа), Он устан !н/!!лваетс5 на вхcpa)< <м)!О><ите/)ей

4 кажДОГО,-ГО мод)<ля <1=-1, Ã), <,!л. !х13ОН но | 30 входны«/ отсчегом на BT»Dblx ахо/ ах «а>кдого j ão модуля устанавливаroTc,l р младш!л;<

РВЗРЯДОВ (k-1)-ГО Чс)СТИ - O! С РЕЗ",ЛЬТЗТЗ, Е> !

-м такте происходит умно:<ение );f<;fa сос!тветствуюгцие коэф<)иц

ГО k ГО ЧЗСТИЧ НОГО )83 /Л ТяТа уС: аНВ ВЛ Ивс)ЮТСЯ На ВТОрОМ Вь ХОД|э J .ГС МодуЛЯ. ГОК ) идет суммировани» ia .=,Мм- òîðe 5 j-го модул Я (J=-2,1), B сумма |" 0| |<- .. 0 (j |, "О моду/! Я с у м м и р у к) Г с Я c i a p LL и е Г1 О l 3,.) Я д О В и р О и 3 В е — " 1 6 дения (х!. a! )) и с1аршие !я раaðÿäo» (k-1 Iго части <ного результата.:< l

|".,!

ОСТаТКа УСТс! На<)ЛИБ!1К)ТС Я Г а -)TOP . i ВЫХОД : —;) (j-1)-го модуля. По (I Гиу та;<тсному импул ьс|)! р млаДши)< 5)азр5 ДОВ k ГО "l-."!cTN" но" го резуль!-ата запоминa. oreÿ В элем» 1T» задсржки и устанавлив lo с51 на -.остветстВую<циx раз13ядах BToporэ BblxoDa 1 !51 Ячейки .-). ) (j=1,r), сигна/! перенэса из Р-го разряда суг«МВТОРд .) 33 ЧОМИНс 8ТСЯ В Од Нора313ЯД140М элемент» 9 Задер)к! и и у.-лананливаетс5 --fa входе переноса сум iaTopa 1CL CL<:,i:OBpeMe;iно с этим ст;-ршие m разрядов произведения (х!< а,| и m старших разрядов (k-1)-го частичного результата с Bь!Хoдa fJ-1)-го модуля 1-2,г запоминается соответственно в элементах 6 и 7 задер><ки. 1<р!э";!e того. по (1+"1)-му тактовому импульсу На вход 2.1 устройства пос;упает новый входной отсчет х| -|-)

В (I+1)-м такте m старших разрядов произвед8ния (xl! а) суммир|уются с <т) cTapfjjf!Iми разрядами (k- f)-го частичного результата н сумматоре 10 и н конце (I+1}-ro такта m разрядов k-го -!астичного результата устанавливается на соответствую<цих разрядах второго выхода „1--G модуля ()=Гг).

Пока идет суммирование В сумматоре

,0 1-го модуля., в умножителе 4 формируется произведение (xy . aj) и н сумматоре 5 р младших paap5!дон этого произведения суммируются с р )!ЛЗГ<ш!л<"и разрядами k-ro частичнoго результа а с Bûхода (j-1)-го модуля

I j---2, г).

/!альне<л<<)ая работа предлагаемого фильтра проходит аналогично, Форму,а изобретения

Цифровой фильтр, содержаший М (M— порядок фильтра) вычислите lbHblx модулей, причем пе!)В<,!й и второй выходы Гл-го (m=-l, М-1) вычисл<)тельного модуг!Я подклюЧЕНЫ СООТВЕТСТВ<..1 НО К Пе!ЗВОМУ Vi BTC ООМУ входам (m+ 1}-ro нычисл!итe/lb!for o модуля, первый и второй ныходь)М-го вычислительного модуля являюггся:-.,Оответстненно первым л вторым информационными выходами фильтра, первым и вторым информационными Входами которого являк>тся соответственно пе"..âûë и Второй входь! первого вычислительного умножителя, р-разрядный сумматор и р-pàЗрядный элемент задер>кки, при этом выходы р-разрядного умножителя г!|здключены к первому входу р-разрядного сумматора информационный выход которого подклю ен 1: входу р-разрядного элемента задержки, первый вход умножителя п дкл!Очен к первому входу вычислйтельног<э модуля,р-разрядами второго входа кото1=о< о я Вля ются разря fl,ы второго входа р-раaðÿäHîãî сумматора, первый выход вычислительно; с):".:.одуля соединен с его первым входом, а Выходь разрядов р-разрядноro элемента задержки являются р-разрядами второ:О выхода вычислительногo модуля. Второй вкод умножителя является

Входом 3 а д а и и я i< 0 3 ф

КажДЬ и Bbf×ÈC/fÈT»ËBHÛßH !OÄÓflb ВВЕДЕНЫ m разрядный сумматор (p+m — разрядность

Обрабатываемой информации), одноразряд1693613

Составитель А.Баранов

Техред М.Моргентал Корректор Э.Лончакова

Редактор А.Козориз

Заказ 4079 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 ный элемент задержки, два m-разрядных элемента задержки, при этом выходы mразрядов умножителя подключены к входам разрядов первого m-разрядного элемента задержки, выход которого подключен к первому информационному входу m-разрядного сумматора, выходы разрядов которого являются старшими гп-разрядами второго выхода вычислительного модуля, старшими

m-разрядами второго входа которого являются входы разрядов второго m-разрядного элемента задержки, выход которого подключен к второму информационному входу

5 m-разрядного сумматора, вход переноса которого подключен к выходу одноразрядного элемента задержки, вход которого подключен к выходу переноса р-разрядного сумматора,