Устройство для приема и передачи цифровой двоичной информации

 

Изобретение относится к радиотехнике. Цель изобретения - увели-1 чение пропускной способности при мене цифровой информации„ Устройство содержиттактовый генератор 1, усили - тель 2, фильтр 3 нижних частот, формирователь 4 прямоугольных импульсов, счетчики 5, 11, 29, дешифраторы 6, 12, 30, RS-триггеры 7 13, 15, триггер 8$ Буфер заполнен, элементы ИЛИ 9, 34, блоки задержки 14, 16, 10, 28, 32, регистры 17,22 сдвига, блок 18 потребителя информации D-триггеры 20, 27, 19, источник 21 информации, элементы И 23, 24, делители 25, 35, частоты, мультиплексоры 26, 31, эле мент ИСКЛЮЧАЮЩЕЕ ИЛИ 33. Изобретение благодаря передаче сигналов квитиро ванием во время паузы между импульса - ми и изменению длительности паузы в процессе ее формирования позволяет увеличить пропускную способность. 1 ил. о Ј (Л с о о 00 4J 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19> SU (((1 1 (51)5 Н 04 1. 25/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К AFTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

1 (21 4753876/09 (22) 25. 10. 89 (46) 23.11.91. Бюл. М 43 (71) Коми научный центр Уральского отделения АН СССР (72) А.И.Сурнин (53) 681.325.5 (088 ° 8) (56) Авторское свидетельство СССР

1608817, кл. H 04 L 25/40. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПЕРЕДАЧИ

ЦИФРОВОЙ ДВОИЧНОИ ИНФОРМАЦИИ (57) Изобретение относится к радио= технике. Цель изобретения - увеличение пропускной способности при обмене цифровой информации. Устройство содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних .частот, фор2 мирователь 4 прямоугольных импульсов, счетчики 5, 11, 29, дешифраторы 6, 12, 30, К8-триггеры 7 13, 15, триг ": гер 8> "Буфер заполнен", элементы

ИЛИ 9, 34, блоки задержки 14, 16, 10 °

28, 32, регистры 17,22 сдвига, блок

18 потребителя информации 1У-триггеры

20, 27, 19, источник 21 информации, элементы И 23, 24, делители 25, 35, частоты, мультиплексоры 26, 31, эле " мент ИСКЛИЧАЮЩЕЕ ИЛИ 33. Изобретение благодаря передаче сигналов квитиро ванием во время паузы между импульсами и изменению длительности паузы в процессе ее формирования позволяет увеличить пропускную способность.

1 ил.

1693734

Изобретение относится к технике

11риема и передачи цифровой информа цни, Цель изобретения - увеличение

11ропускной способности при обмене цифровой информации.

На чертеже изображена структурная электрическая схема предложенного устройства. 10

Устройство содержит тактовый гене ратор 1, усилитель 2„ фильтр 3 нижних частот, формирователь 4 прямоугольных

:импульсов, первый счетчик 5, первый дешифратор б, первый RS-триггер 7, триггер 8 "Буфер заполнен, первый элемент ИЛИ 9, третий блок 10 задеряс" ки, второй счетчик 11, второй дешифратор 12, второй ВВ-триггер 13, первый блок 14 задержки„ третий ВЯ триггер 15 второй блок 16 задержки, первый регистр 17 сдвига, блок 18 потребителя информации, третий Dтриггер 19, первьгй D-триггер 20, источник 21 информации.„ второй регистр

22 сдвига, второй второй первый элементы И 23, 24, первый делитель 25 частоты, первый мультиплексор 26, второй D-триггер 27, четвертый блок

28 задержки, третий счетчик 29, тре тий дешифратор 30, второй мультиплексор 31, пятый блок 32 задержки, эле(мент ИСКЛ)1)ЧАН)1 (ЕЕ ИЛИ 33, второй эле,. мент ИЛИ 34, второй делитель 35 час-, : ГОТЫ.

Устройство работает следующим образом, Делитель 25 частоты делит частоту тактового генератора I и формирует на своих трех выходах три последова40 тельности импульсов, с разным периодом Т1(Т2(ТЗ поступающие на мультиплексор 26. Выбор серии импульсов на выходе мультиплексора 26 зависит от значения сигналов на его управляв45 щих входах. Делитель 35 частоты делит входные импульсы на два. По переднему фронту каждого импульса с. выхода мультиплексора 26 происходит синхронизация счетчиков делителя 25 частоты путем сброса их в 0, Данные от т

50 источника 21 информации записываются в параллельном коде в регистр 22.

Строб сопровождения да»ных устанавливает в нуль счетчик ?9. Очередным задним фронтo."1 имг1ульса c . выхода де55 лителя 35 частоты 0-триггер 27 устанавливается» с с Гоя)гяе, разрешающее через элемент И 24 выполнение сдвига в регистре 22 и счет числа переданных бит счетчиком 29, Кроме того, на управляющ)1х входах мультиплексоров

26, 31 устанавливаются значения сигналов, обеспечивающие формирование импульсов длительностью Т1 и- Т2. Далее происходит сдвиг данных в регист ре 22 по каждому заднему Фронту импульсов с выхода делителя 35 частоты.

В зависимости от значения очередного бита формируется импульс длительно-. стью Т1 или Т2. По окончании передачи поля данных происходит изменение значения сигнала на вь)ходе дешифратора 30 (код, занесенный в счетчик

29, соответствует числу передаваемых бит в каждом поле данных) и установка

D-триггера 27 в состояние, обеспечивающее передачу импульсов синхронизации длительностью ТЗ, прекращение сдвига информации в регистре 22 и счета числа импульсов счетчиком 29.

Длительность паузы между формируемьг" ми импульсами зависит от состояния

1)-триггера 20. Информация о готовности к приему с вьгхода элемента KIN 9 записывается по каждому переднему фронту импульса Т1 с первого выхода делителя 25 частоты и зависит от готовности устройства к приему. Сброс

D"òðèããåðà 20 выполняется по каждому переднему фронту импульса на выходе мультиплексора 26. Задержка занесения информации о состоянии готовности к приему в D-триггер 20 на период импульса Т1 позволяет подготовиться за это время к приему данных с линии связи путем считывания потребителем информации из регистра 17 и передать в цикле формирования паузы между импульсами сигнал о готовности к приему. В результате повышается пропускная способность устройства.

Сброс 1)-триггера ?О в конце каждого импульса в состояние, обеспечивающее формирование паузы, между импульсами длительностью Т2, необходим для устранения влияния на работу устройства переходных процессов. При формировании импульса синхронизации ТЗ передним фронтом импульса с третьего выхода делителя 25 частоты происходит синхронизация делителя 35 частоты д:1я г1ривязки уров" ня сигнала (высокий уровень — данные и синхронизация, низкий уровеньсигналы KBHTHpoRRHHsI) Бла).одаря де лителю 35 частоты на;..ва по каждому

1693734 импульсу, сформированному на выходе мультиплексора 26, происходит изменение уровня сигнала на выходе устройства на противоположное.

Выбор длительностей формируемых на выходе делителя 35 частоты уровней сигналов осуществляется с помощьв мультиплексоров 31 и элемента И 23.

При первом (высоком) уровне сигнала на выходе делителя 35 частоты мультиплексор 31 и элемент И 23 обеспечивают формирование пауз на выходе мультиплексора 26 длительностью Т1, Т2, ТЗ. При втором (низком) уровне сигнала на выходе делителя 35 частоты с помощью элемента И 23 обеспечиваечся формирование пауз длительностью

Т1 и Т2. Причем мультиплексор 31 определяет источник информации (сдвиговый регистр 22 или D-триггер 20), а элемент И 23 блокирует формирование пауз с длительностью Т3 при втором (низком) уровне сигнала на выходе устройства. 25

Входной аналоговый сигнал из линии связи через усилитель 2, фильтр 3 нижних частот и формирователь 4 пря»» моугольных импульсов поступает на блоки 5,17,19,32,33. С помощью блоков 30

32,33 по каждому фронту импульса с выхода формирователя 4 формируются короткие импульсы, длительность кото рых определяется задержкой сигнала в блоке 32. Эти импульсы; поступающие на установочный входы счетчика 11 и триггеров 13,15, выполняют их сброс

"0". В промежутке времени между импульсами происходит измерение дли./ тельности паузы с помощьв счетчика 1.1 4 путем подсчета импульсов с выхода тактового генератора 1. В зависимости от длительности паузы между импульса ми с помощью дешифраторов 12 устанав ливаются в "1" триггеры 13, 15. Если 45 пауза между импульсами на выходе эле мента ИСКЛЮЧАИ1 (ЕЕ ИЛИ 33 ТЗ, то оба триггера устанавливаются в " 1", при

Т2 - триггер 13. По заднему фронту входного импульса происходит сдвиг данных в регистре 17. Необходимая за держка обеспечивается блоком 14 задержки. Одновременно происходит счет числа принятых бит счетчиком 5. Если принят хотя бы один бит, то сигналом с выхода дешифратора 6 устанавливает ся в "1" RS-триггер 7, что означает

"Приемник занят". После приема всего поля данных с известным фиксированным числом бит изменяется состояние триггера 8, что через элемент ИЛИ 34 приводит к у"тановке в исходное состояние К&"триггера 7. С помощью элемента ИЛИ 9 формируется сигнал "К приему не готов", поступавщии на ин.формационный вход 1)-триггера 20. Он запоминается по фронту импульса Т1, поступающего на тактовый вход Dтриггера 20. Сигнал "Буфер заполнен" с выхода триггера 8 через блок 10 задержки поступает на вход регистра

17, запрещая сдвиг в нем. Одновремен но -он поступает в блок 18 потребителя информации. После считывания данных из регистра 17 блок 18 устанавливает триггер 8 в исходное состояние. 11ри поступлении импульсов синхронизации длительностью ТЗ выполняется установ ка .в исходное состояние КВ-триггера

7 и счетчика 5 числа принятых бит.

Необходимая задержка сигналов синх ронизации обеспечивается блоком 16 задержки. По переднему фронту входных импульсов происходит занесение сигна ла готовности к приему из КБ-триггера

13 в D-триггер 19..Последнее выполняется лишь при отсутствии сигнала на установочном входе 1)-триггера 19 и соответствует завершению передачи данных. В результате, если источник

21 информации осуществил занесение данных для передачи в регистр 22, то происходит сброс второго 1>-триггера

19 и продолжается передача данных.

При рассмотрении работы устройства необходимо учитывать естественные за держки сигнала в каждом блоке.

Таким образом, предлагаемое устрой ство благодаря передаче сигналов кви тированием во время паузы между им пульсами и изменению длительности паузы в процессе ее формирования позво ляет увеличить пропускную способность.

Формула изобретения

Устройство цля приема и передачи цифровой двоичной информации, содер жащее последовательно соединенные уси литель, фильтр нижних частот, формирователь прямоугольных импульсов, первый счетчик, первый дешифратор, первый КБ-триггер, первый элемент ИЛИ, первый D-триггер, последовательно соединенные тактовый генератор, вто»рой счетчик и второй дешифратор, пер вый выход которого через последова-

1693734

Составитель Н.Лаз

Техред, М.Моргент арева ал Корректор А.Осауленко

Редактор С,Патрушева

Заказ 4085 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент". r.Óæãîðîä, ул. Гагарина,101 тельно соединенные второй RS-триггер и первый блок задержки соединен с первым входом первого регистра сдвига, выход которого соединен с первым входом блока потребителя информации, выход которого соединен с первым вхо" дом триггера "Буфер заполнен", второй вход и выход которого соединены соответственно с вторым выходом первого дешифратора и вторым входом первого элемента ИЛИ, второй выход второго дещифратора через последовательно соединенные третий RS-триггер и второй блок задержки соединен с вторым входом первого счетчика и первым вхо дом второго элемента KB. второй вход второго счетчика соединен с вторыми входами второго и третьего RS-триггеров, выход формирователя прямоугольныХ импульсов соединен с вторым вхо дом первого регистра сдвига, третий вход которого соединен с выходом

-третьего блока задержки, подключенным к второму входу блока потребителя ин формации, вход третьего блока задержки соединен с выходом триггера "БУАер заполнен", последовательно соединенные первый элемент И, третий счетчик, третий дешийратор, второй D-триггер 30 и четвертый блок задержки, первый выход источника информации соединен с первым входом второго регистра сдвига, второй вход которого и вто.-. рой вход третьего счетчика соединены с вторым выходом источника информации, 35 выход тактового генератора соединен с первым входом первого делителя час тоты, первый, второй, третий выходы которого соединены соответственно с первым, вторым, третьим входами пер вого мультиплексора, первый вход первого элемента И соединен с выходом. четвертого блока задержки, выход третьего де!нифрятора соединен с IIep вым входом третьего П-триггера, выход первого элемента И соединен с третьим входом второго регистра сдви

r3, выход которого соединен с первым входом второго мультиплексора, второй

I вход и выход которого соединены соот ветственно с выходом первого Ь"триггера и четвертым входом первого муль типлексора, второй вход второго элемента ИЛИ соединен с выходом триггера:

"Буфер заполнен" выход второго элемента ИЛИ соединен с вторым входом первого КБ-триггера, а также второй элемент И, пятый блок задержки, при чем вход усилителя является входом устройства, о т л и ч а ю щ е е с я тем, что, с целью увеличения пропуск ной способности при обмене циАровой информации, введены второй делитель частоты и элемент ИСК5ПОЧАРЗЩЕЕ ИЛИ, первый и второй входы которого подключены соответственно к выходу Аормирователя прямоугольных импульсов и пятого блока задержки, а выход соединен с вторым входом второго счетчика, вход пятого блока задержки соединен с вторым входом третьего

D-триггера и подключен к выходу Аормирователя прямоугольных импульсов, выход первого мультиплексора соединен с первым входом второго делителя частоты, выход которого соединен с первым входом второго мультиплексора, первым входом второго элемента И, вторым входом второго D-триггера и вторым входом первого элемента И, второй вход второго элемента И подключен к выходу четвертого блока задержки, а выход подключен к пятому входу первого мультиплексора, третий выход первого делителя частоты подключен к второму входу второго делителя частоты, выход третьего D-триг гера подключен к входу источника ! информации, выход первого мультиплексора соединен с вторим входом первого делителя частоты и вторым входом первого D-триггера, третий вход которого соединен с первым выходом первого делителя частоты, третий вход третьего D-триггера подключен к выхо" ду первого блока задержки, а выход второго делителя частоты является выходом устройства.