Устройство для вычисления свертки

 

Изобретение относится к вычислительной технике, в частности к специализиро-ванным процессорам обработки изображений, и позволяет выполнять двумерные линейные операции над двумерными массивами данных в реальном масштабе времени. Цель изобретения - расширение функциональных возможностей за счет формирования массива коэффициентов различной пространственной конфигурации в реальном масштабе времени. Устройство для вычисления свертки содержит сумматор 1, m вычислительных блоков 2.1....2.m, два дешифратора 3 и 4 , коммутатор 5, два шинных формирователя 6 и 7, два регистра 8 и 9, четыре счетчика 10-13, регистр 14 сосюяний, элемент ИЛ И 15 и два элемента НЕ 16 и 17. 2 з.п. ф-лы, 7 ил.псос.23VIо юСА)fe'

СОЮЗ СОВЕТСКИХ сОциАлистических

РЕСПУБЛИК (я)ю G06 F 15/353

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЪСТВУ

Фиг.1 (2.1) 4786672/24 (22) 30.01.90 (46) 30.01.92. Бюл. O 4 (71) Конструкторское бюро точного электронного. машиностроения (72) В.К. Урсанович, А.П. Перелыгин и Н.В. Тихоновецкий (53) 681.325(088. &) (56) Авторское свидетельство СССР

М 1198535, кл. G 06 F 15/353, 1984.

Авторское свидетельство СССР

ЬЬ 1363250, кл. G 06 F 15/353, 1986. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

СВЕРТКИ (57) Изобретение относится к вычислительной технике, в частности к специализиро„„ЯЦ„„1709342 Al ванным процессорам обработки изображений, и позволяет выполнять двумерные линейные операции над двумерными массивами данных в реальном масштабе времени. Цель изобретения — расширение функциональных возможностей за счет формирования массива коэффициентов различной пространственной конфигурации в реальном масштабе времени. Устройство для вычисления свертки содержит сумматор

1, m вычислительных блоков 2.1....2.m, два дешифратора 3 и 4, коммутатор 5, два шинных формирователя 6 и 7, два регистра 8 и

9, четыре счетчика 10-13, регистр 14 состояний, элемент ИЛИ 15 и два элемента HE 16 и 17. 2 з.п. ф-лы, 7 ил.

1709342

Изобретение относится к вычислительной технике и может быть использовано для цифровой обработки двумерных массивов, данных в реальном масштабе времени, в частности растровых изображений.

Наиболее близким к предлагаемому является устройство для цифровой двумерной свертки, предназначенное для вычисления рекурсивной двумерной свертки, содержащее блоки памяти коэффициентов

Однако в этом устройстве смена коэффициентов не может быть выполнена в реальном времени, в результате чего невозможна оперативная смена формы ядра свертки непосредственно в процессе работы.

Цель изобретения — расширение функциональных возможностей за счет формирования массива коэффициентов различной пространственной конфигурации, в реальном масштабе времени.

Поставленная цель достигается тем, что в устройство для вычисления свертки, содержащее сумматор и я вычислительных блоков, введены первый и второй дешифраторы, коммутатор. два шинных формирователя, два регистра, четыре счетчика. регистр состояний, элемент ИЛИ идва элемента НЕ, i-й (i=- Т,п) выход j-й (j=1,гп) группы выходов первого дешифратора соединен с i-M входом управления j-го вычислительного блока (где и и m — размеры масок свертки по первому и второму измерениям)..Вход строба первого дешифратора соединен с первым выходом коммутатора, второй и третий выходы которого соединены соответственно с входами направления и входами записи вычислительных блоков, Выходы шинных формирователей подключены к входам данных вычислительных блоков,,информационные входы первого шинного формирователя и первого. регистра — к входу коэффициентов устройства, информационный вход второго шинного формирователя является входом кода сигнала изображения устройства. Первые выходы первого и второго регистров соединены с адресными входами вычисли-. тельных блоков, вторые выходы — с информационным входом первого дешифратора.

Информационные выходы первого и третьего счетчиков соединены.с первым информационныи входом второго регистра, информационные выходы второго и четвертого счетчиков- с вторым информационным входом второго регистра. Выход переноса

К-ro счетчика (К=1,3} соединен с входом переноса (К+1)-го счетчика. Первый и второй выходы регистра состояний — соответственно а первым и вторым входами управления коммутатора. Информацйонный вход второ5 10

40 го дешифратора является адресным входом устройства, вход управления второго дешифратора соединен с выходом элемента

ИЛИ, первый и второй выходы которого являются соответственно первым и вторым входами управления устройства и соединены соответственно с первым и третьим информационными входами первой группы коммутатора, первый информационный вход второй группы которого соединен с источником логического нуля (землей), второй информационный вход второй группы коммутатора соединен с вторым и третьим информационными входами третьей группы коммутатора, синхровходом второго-регистра, счетными входами счетчиков и является входом синхронизации устройства. третий информационный вход второй и первый информационный входтретьей групп коммутатора соединены с источником логической единицы. Первый выход второго дешифратора соединен с входом записи первого регистра, второй — с входом записи регистра состояний, третий — с BTOpblM информационным входом первой группы коммутатора, четвертый — с первым входом управления первого шинного формирователя и с входом первого элемента НЕ, выход которого соединен с первым входом управления второго шинного формирователя. Третий выход регистра состояний соединен с входом разрешения первого регистра и входом второго элемента НЕ, выход которого соединен с входом разрешения второго регистра. Четвертый выход регистра состояний соединен с вторым входом управления второго шинного формирователя, пятый выход — с входами блокировки вычислительных блоков.

Второй вход управления первого шинного формирователя является первым управляющим входом устройства. Информационные входы счетчиков и входы кода сигнала изображения вычислительных блоков соединены с входом кода сигнала изображения устройства„выход j-ro О= 1,п1) вычислительного блока подключен к j-му входу сумматора, выход которого является выходом свертки устройства.

Каждый вычислительный блок устройства соде ржи т сумм ато р, и про цессорн ых элементов и и элементов ИЛИ. Выход 1-ro (i = 1,й) элемента ИЛИ подключен к первому управляющему входу i-ro процессорного элемента, первые входы элементов ИЛИ являются соответствующими входами управления вычислительного блока, а вторые соединены между собой и являются входом блокировки вычислительного блока, адресные входы процессорных элементов подкл ючены к адресному входу

СОЮЗ СОВЕТСКИХ сОциАлистических

РЕСПУБЛИК (я)ю G06 F 15/353

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЪСТВУ

Фиг.1 (2.1) 4786672/24 (22) 30.01.90 (46) 30.01.92. Бюл. O 4 (71) Конструкторское бюро точного электронного. машиностроения (72) В.К. Урсанович, А.П. Перелыгин и Н.В. Тихоновецкий (53) 681.325(088. &) (56) Авторское свидетельство СССР

М 1198535, кл. G 06 F 15/353, 1984.

Авторское свидетельство СССР

ЬЬ 1363250, кл. G 06 F 15/353, 1986. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

СВЕРТКИ (57) Изобретение относится к вычислительной технике, в частности к специализиро„„ЯЦ„„1709342 Al ванным процессорам обработки изображений, и позволяет выполнять двумерные линейные операции над двумерными массивами данных в реальном масштабе времени. Цель изобретения — расширение функциональных возможностей за счет формирования массива коэффициентов различной пространственной конфигурации в реальном масштабе времени. Устройство для вычисления свертки содержит сумматор

1, m вычислительных блоков 2.1....2.m, два дешифратора 3 и 4, коммутатор 5, два шинных формирователя 6 и 7, два регистра 8 и

9, четыре счетчика 10-13, регистр 14 состояний, элемент ИЛИ 15 и два элемента HE 16 и 17. 2 з.п. ф-лы, 7 ил.

1709342

45

55 мента НЕ 16, выход которого соединен с первым входом управления второго шинного формирователя 7. Третий выход регистра

14 состояний соединен с входом разрешения первого регистра 8 и входом второго элемента НЕ 17, выход которого соединен с входом разрешения второго регистра 9, Четвертый выход регистра 14 состояний соединен с вторым входом управления второго шинного формирователя 7, пятый — с входами 27 блокировки. вычислительных блоков 2.1...2,m. Второй вход управления первого шинного формирователя 6 является первым управляющим входом 21 устройства. Информационные входы счетчиков 1013 и входы кода сигнала иэображения вычислительных блоков 2.1...2.m соединены с. входом 19 кода сигнала изображения устройства, выходы вычислительного блока 2) (j = 1,m) подключены к j-му входу сумматора. выход которого является выходом 24 свертки устройства.

Каждый вычислительный блок 2.1...2.m устройства (фиг. 2) содержит сумматор 32, и процессорных элементов 33 и и элементов

ИЛИ 34. Выход 38 I-ro (i = 1,п} элемента ИЛИ подключен к первому управляющему входу процессорного элемента 33. I, первые входы элементов ИЛИ 34 являются входами 25 управления вычислительного блока, а вторые соединены между собой и входом 26 блокировки вычислительного блока, адресные входы процессорных элементов 33,! (i = Т,п) подключены к адресному входу 27 вычислительного блока. Входы данных, направления и записи процессорных элементов являются соответственно входами данных

28, направления 29 .и записи 30 вычислительного блока. вход. кода сигнала изображения первого процессорного элемента

33.1 является входом 19 кода сигнала изображения вычислительного блока, выход переноса 33. l-го процессорного элемента(п

- 1, п-1) подключен к входу кода сигнала изображения процессорного элемента 33.

I+1, выход свертки 33 i-го процессорного элемента (t = Т,п) подключен к i-му входу. сумматора 32, выход которого является выходом 31 вычислительного блока.

Процессорный элемент 33 (фиг. 2) содержит регистр 43 (фиг. 3), умножитель 44, блок 45 памяти, шинный формирователь 46.

Выход формирователя соединен с входомвыходом данных блока 45 памяти и с первым входом умножителя 44, выход которого является выходом 35 свертки процессорного элемента. Вход разрешения блока 45 памяти. соединен с первым входом управления шинного формирователя 46 и является входом 36 управления процессорного злемента, Вход записи блока 45 памяти является входом 37 записи процессорного элемента. второй вход управления шинного формирователя 46 является входом направления процессорного элемента, вход адреса блока

45 памяти является адресным входом 39 процессорного элемента, вход данных шинного формирователя 46 является входом 40 данных процессорного элемента, информационный вход регистра 43 является входок

41 кода-сигнала изображения процессорного элемента, а выход регистра 43 соединен со вторым входом умножителя 44 и является выходом 42 переноса процессорного элемента.

Рассмотрим три режима работы процессора, свертки: режим формирования коэффициентов иэ текущего изображения при помощи 38М и собственно режим свертки.

I. Режим формирования весовых коэффициентов из текущего изображения в реальном времени производится следующим образом. На адресный вход 20 (фиг, 1) устройства для вычисления свертки устанавливается код, соответствующий формированию сигнала на втором выходе второго дешифратора 4. Это сигнал поступает на вход записи регистра 14 состояний и обеспечивает запись данных, установленных на его входе, т,е. на входе 19 устройства, С первого и второго выхода регистра 14 состояний на вход управления коммутатора 5 поступает код, обеспечивающий прохождение данных с входов третьей группы коммутатора 5 на выход коммутатора 5.

Сигнал логической единицы с первого выхода коммутатора 5 поступает на вход 29 направления каждого из m вычислительных блоков 2 1...2.m (фиг. 1), на вход 29 направления процессорного элемента 33 (фиг. 2) и на второй вход шинного формирователя 46 (фиг. 3). С третьего выхода коммутатора 5 (фиг, 1) сигнал тактовых импульсов поступает на вход 30 записи каждого из вычислительных блоков 2.1.„2 m (фиг. 1), на вход 30 записи процессорного элемента 33 (фиг. 2) и на вход записи блока 45 (фиг. 3) памяти (фиг. 3). С второго выхода коммутатора 5 (фиг. 1) сигнал тактовых импульсов поступает на вход строба первого дешифратора 3, а на его информационный вход — данные с выхода регистра 9. Эти данные формируются счетчиками 10 и 12 и соответствуют адресному пространству памяти коэффициентов (фиг. 4а). Каждая из групп по и сигналов управления с выхода дешифратора 5 (фиг. 1) поступают на каждый иэ m вычислительных блоков устройства (фиг. 1), на и входов 25 управления, на первые входы

1709342

10 и элементов ИЛИ 34 (фиг. 2), с выхода каждого из элементов ИЛИ 34 на вход разрешения блока 45 (фиг. 3) памяти и первый вход управления шинного формирователя 46, Эти сигналы разрешают прохождение данных сигнала и изображения с выхода шинного формирователя 46 на вход данных блока 45 памяти. Таким образом, данные сигнала иэображения, поступающие в виде последовательности строк с входа 23 (фиг.

1) устройства через шинный формирователь

7 на вход 28 каждого из m вычислительных блоков 2.1...2,а и на вход 28 каждого из и процессорных элементов 33 (фиг. 2), записываются последовательно в ll ячеек первого блока nxm первой строки (фиг. 4а), и ячеек второго блока nxm первой строки и т.д. до и ячеек N-ro блока первой строки. Затем и ячеек первого блока nxm второй строки и т,д, до и ячеек N-го блока М-й строки.

Таким образом, производится формирование пространства весовых коэффициентов из сигнала изображения в реальном времени.

Вывод весовых коэффициентов из устройства и представление их в виде весовых коэффициентов производится тем же путем, только в этом случае коммутатор 5 (фиг. 1) под действием нового кода управления с первого и второго выходов регистра 14 состояний выдает на свой выход. сигналы с второй группы входов. При этом на вход 29 направления каждого из вычислительных блоков 2,1...2,m поступает логический нуль.

На вход 30 записи каждого из вычислительных блоков 2,1„.2.m поступает сигнал логической единицы, на вход строба первого дешифратора 3 — сигнал тактовых импульсов. Блок 45 памяти (фиг. 3) находится в режиме "Чтение". а шинный формирователь

46 переключен к обратное направление.

Данные весовых коэффициентов с выхода данных блока 45 памяти поступает через шинный формирователь 46 на вход данных

28 (фиг. 2), через шинный формирователь 7 (фиг. 1) — на вход 19 кода сигнала иэображения устройства, при этом с выхода регистра

14 состояний на второй вход управления (направление) шинного формирователя 7 должен поступать сигнал логического нуля.

Данные весовых коэффициентов могут выводиться в той же последовательности, в какой они были записаны в блок 45 памяти (фиг. 3). или в любой последовательности в зависимости от того, как будут запрограммированы счетчики 10-13.

В качестве коммутатора 5 (фиг. 1) может быть использована, например, микросхема

К531КП11, В качестве входа управления коммутатора 5 используется вывод 01, в ка20

30 16, 15, входами-выходами данных — выводы

14, 13, 12, 11.

II. Режим за",èñè, считывания весовых

45

5

15 честве входов первой группы-выводы 02, 05, 11, в качестве входов второй группы — выводы 03, 06, 10, в качестве выходов — выводы

04. 07, 09.

В качестве дешифратора 3 (фиг. 1) может быть использована, например, микросхема К155 ИДЗ. Информационными входами, соединенными с выходами регистров 8 и 9, в данном случае являются выводы

23, 22, 21, 20, входом управления — выводы

18, 19, выходом первого канала — выводы 04, 05, 06, 07, 08, второго канала — выводы 13, 14, 15, !6, 17.

В качестве регистров 8 и 9 (фиг. 1) может быть использована, например, микросхема, К555ИР23. Входом записи является вывод

11, входом разрешения — вывод 01, информационными входами — 3, 4, 7, 8, 13, 14, 17, 19, выходами — 2, 5, 6, 9, 12, 15, 16, 19.

В качестве шинных формирователей 6 и

7 (фиг, 1) может быть использована например микросхема, КР580ВА86. Информационным входом в данном случае являются выводы 1, 2, 3, 4, 5, 6, 7, 8, выходом — вывод

09, вторым входом управления — вывод 11.

В качестве блоков памяти 15 (фиг. 3) может использована, например микросхема, К132РУ8.

Входом управления в данном случае является вывод 08, входом записи — вывод 10, входом адреса — выводы 5, 6, 7, 4, 3, 2, 1, 17, коэффициентов при помощи ЭВМ.

В этом режиме коммутатор 5 (фиг. 1) под действием управляющих сигналов, поступающих с выхода регистра 14 состояний, обеспечивает прохождение данных с входов первой группы на свой выход, т.е. с первого выхода коммутатора 5 сигнал чтения, поступающий на его вход с первого входа 21 управления устройства, поступает на вход 29 направления процессорного элемента 33 (фиг. 2), на второй вход управления шинного формирователя 46 (фиг, 3). С третьего выхода коммутатора 5 (фиг, 1) сигнал, поступающий с второго входа 22 управления устройства, поступает на вход 30 записи процессорного элемента 33 (фиг, 2), на вход записи блока 45 памяти (фиг, 3). С второго выхода коммутатора 5 (фиг. 1). сигнал, поступающий с третьего выхода второго дешифратора 4, поступает на вход строба первого дешифратора 3, с третьего выхода регистра

14 состояний сигнал логического нуля поступает на вход разрешения первого регистра

8 и через элемент НЕ 17 — сигнал логической единицы на вход разрешения второго регистра 9, Данные. установленные на входе 19

1709342 коэффициентов устройства, записываются в регистр 8 при помощи сигнала, поступающего с первого выхода второго дешифратора 4 на вход записи регистра 8. Данные с выхода регистра 8 поступают на адресный вход 27 (фиг. 2), на адресный вход блока 45 (фиг. 3) памяти. С четвертого выхода второго дешифратора 4 (фиг. 1) сигнал управления поступает на первый вход управления первого шинного формирователя 6 и через элемент HE 16 — на первый вход управления второго шинного формирователя 7. На втором входе управления шинного формирователя 6 устанавливается сигнал логической единицы, поступающий с первого входа 21 управления устройства. Данные, установленные на входе 19 коэффициентов устройства, через шинный формирователь 6 поступают на вход 28 (фиг. 2) данных, через шинный формирователь 46 (фиг. 3) — на вход даннь;х блока 45 памяти.

Считывание ЭВМ данных из блока 45 осуществляется в той же последовательности. В этом случае шинный формирователь

6 (фиг. 1) сигналом чтения с первого входа

21 управления устройства устанавливается в обратном направлении. Шинный формирователь 46 (фиг. 1) также устанавливается в обратном направлении, А на входе записи блока 45 памяти устанавливается сигнал логической единицы, который приходит с третьего выхода коммутатора 5 (фиг. 1), Таким образом, 3ВМ имеет доступ ко всем ячейкам блока 45 (фиг. 3) памяти во всем адресном пространстве (фиг. 4). ! II Режим свертки.

Устройство для вычисления свертки работает следующим образом.

Входные данные сигнала изображения, задержанные один относительно другого на строку, поступают на входы 19 (фиг. 1) каждого вычислительного блока 2.1...2.m и на вход регистра 43 (фиг. 3), с выхода регистра

43 данные сигнала иэображения поступают на первый вход умножителя 44. В качестве умножителя 44 (фиг. 3) может быть использована, например микросхема, К1802 В РЗ.

Первым входом в данном случае являются выводы 36, 37, 38. 39, 40, 11, 42, 01, вторым входом — выводы 22, 23, 24, 25, 26, 27. 28, 29, выходом — выводы 21, 20; 19, 18, 17, 16, 15, 14, 13, 12, I0, 09. 08, 07, 06, 05.

С выхода умножителя 44 каждого процессорного элемента 33 (фиг. 2) результат произведения поступает на !-й вход сумматора 32 (I= 1, n). Ha второй вход умножителя

44 (фиг. 3) поступают данные с выхода блока

45 памяти. На адресный вход блока 45 по входу 27 (фиг. 2) поступают данные с выхода регистра 9 (фиг, 1). Эти данные формируют15

25

35

50

5

10 ся счетчиками 10 — 13 и могут изменяться со скоростью поступления входных данных сигнала иэображения, т.е. с периодом следования тактовых импульсов ТИ, поступающих на вход 18 (фиг. 4}, поясняется процесс формирования адреса блока 45 памяти (фиг.

3). Все адресное пространство всех блоков

45 памяти разбито íà NxM блоков, каждый иэ которых в свою очередь разбит на пхгл ячеек (фиг. 4). Адрес каждого блока NxM формируется регистром 8 (фиг. 1) и задается счетчиками 11 и 13. Адрес каждой ячейки

nxm формируется на выходе дешифратора 3 (фиг. 1) по входам управления 25 (фиг. 2) и задается счетчиками 10 и 12. Таким образом, обеспечивается доступ к любой ячейке адресного пространства блока 45 памяти (фиг. 3}. Адрес блока 45 памяти может изменяться непосредственно в процессе свертки в реальном времени. обеспечивая тем самым поступление различных значений весовых коэффициентов на первый вход умножителя 44 (фиг. 3), т.е. оперативную смену масок любого размера nxm и любой конфигурации NxM.

Если эталон изображения представлен в виде масок коэффициентов поля NxM т.е. эталон сформирован из реального сигнала изображения, так как это было описано в разделе 1, то процесс свертки указанного эталона с текущим изображением обеспечи вается путем свертки отдельных масок nxm последующим накоплением результатов свертки с выхода сумматора 1 (фиг. 1) в 03У изображения (не показано). Переключение номера маски осуществляется счетчиками

11 и 13 (фиг. 1). Это процесс изображен на фиг. 4б. Текущее изображение поступает на вход 23 вычислительных блоков, обеспечивая перемещение маски nxm в горизонтальном направлении (по стрелке х), В это момент работает счетчик 10, просчитывая сигнал тактовых импульсов с входа 18. После и-го импульса на выходе счетчика 10 возникает сигнал переноса, который поступает на вход счетчика 11. Последний увеличивает свой код единицу и по шине 27 переключает адрес ЗУ 45 (фиг, 3). Таким образом, на позиции II (ôèã. 4б) происходит смена коэффициентов маски I на коэффициенты маски II размерностью пхгп элементов и т.д. вдоль оси Х до позиции N(фиг. 4а), где на выходе счетчика 11 (фиг. 1) появляется сигнал переноса, который поступает на вход счетчика 12 и увеличивает его ход на единицу. Счетчик 11 приходит в исходное состояние, и устройство возвращается на позицию ! (фиг. 4б), íî со смещением на одну строку.

Так продолжается до тех пор, пока устройство не займет позицию !! (фиг. 4б), В этом

1709342

+ случае счетчик 12 (фиг. 1) после m строк выдает сигнал переполнения, который поступает на вход счетчика 13. Последний увеличивает свой код на единицу и по шине 27 переключает адрес блока памяти 45 (фиг. 3). 5

Таким образом, на позиции!И (фиг. 4б) происходит смена коэффициентов маски на позиции!, на коэффициенты маски на позиции

ill и т.д. вдоль оси У до позиции M (фиг. 4а).

По окончании свертки в ОЗУ м изображения (не показано) накапливаются данные результата свертки размерностью nxm.

B случае, когда эталон имеет сложенную форму, маски располагаются в соответствующем порядке, который указывается в момент формирования коэффициентов из текущего иэображения в соответствии с описанием, приведенным выше. Данные изображения подают на вход 23 устройства

20 в.требуемом порядке. а в момент выполнения свертки коэффициенты соответствующих позиций переключаются в том же порядке, в каком подавалось изображение при формировании этих коэффициентов..

На фиг. 5 приведен пример размещения

25 для вычисления свертки в реальном масштабе. времени позволяет обеспечить свертку, зависимую от координат Х и Y.

На (фиг. ба) приведен пример градиентной маски G, коэффициенты которой могут 40 также изменяться в зависимости от целей обработки изображения, а на фиг. 6б- пример маски фу-ции гауса Н. При этом различные градиентные маски с различными весовыми коэффициентами могут задавать- 45 ся с входа 23 кода сигнала иэображения. непосредственно на вход счетчиков 10-13, формировать маски коэффициентов в зависимости от характера текущего изображения. Например, если для плоских участков 50 изображения испольэовать маску функции

Гауса Н, а для участков изображений с перепадами яркости использовать маску градиента G. то переключение масок можно обеспечивать, используя поток данных на 55 входе 23 (фиг. 10 счетчиков 10-13 по шине данных, например от внешнего 03У изображения (не показано).

Приведенная процедура обработки изображения позволяет выделять контур объмасок весовых коэффиентов вдоль сложной конфигурации изображения объекта для целей прямого эталонного сопоставления полутоновых и бинарных изображений.

Положение маски определяется ее порядко- 30 вым номером, а порядковый номер должен характеризовать требуемую маску nxm c оп. ределенными весовыми коэффициентами и отвечать адресному пространству NxM.

Изменение коэффициентов устройства 35 екта с одновременным подавлением шума сигнала изображения. На фиг..7а, б показан пример такой обработки сигнала изображения в одномерном варианте.

Использование данного технического решения позволяет повысить быстродействие и надежность процесса распознавания изображения эа счет реализации более эффективных алгоритмов обработки изображений

Формула иэображения

1, Устройство для вычисления свертки, содержащее сумматор и в вычислительных блоков, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства путем формирования массива коэффициентов различной пространственной конфигурации в реальном времени, в него введены два дешифратора, коммутатор, два шинных формирователя, два регистра, четыре счетчика, регистр состояний, элемент ИЛИ, два элемента HE. I-й (l= 1, и) выход Ц-й) g 1, а) группы выходов первого дешифратора соединен с l-м входом управления j-го вычислительного блока (где и и m - размеры масок свертки по первому и второму измерениям), вход строба первого дешифратора соединен с первым выходом коммутатора, второй и третий выходы которого соединены соответственно с входами направления и входами записи вычислительных блоков, выходы шинных формирователей подключены к входам данных вычислительных блоков, информационные входы первого шинного формирователя и первого регистра — к входу коэффициентов процессора, информационный вход второго шинного формирователя является входом сигнала устройства, первые выходы первого и второго регистров соединены с входами адреса вычислительных блоков, вторые выходы первого и второго регистров-с информационным входом первого дешифратора, информационные выходы первого и третьего счетчиков соединены с первым информационным входом второго регистра, информационные выходы второго и четвертого счетчиков — с вторым информационным входом второго регистра, выход переноса

К-ro счетчика (К- 1, 3) соединен с входом переноса (К+1)-го счетчика, первый и второй выходы регистра состояний — соответственно с первым и вторым входами управления коммутатора, информационный вход второго дешифратора является адресным входом устройства, вход управления второго дешифратора соединен с выходом элемента

ИЛИ, первый и второй. входы которого являются соответственно первым и вторым входами управления устройства и соединены

1709342 соответственно с первым и вторым информационными входами первой группы коммутатора, первый информационный вход второй группы которого соединен с источником логического нуля. второй информаци- 5 онный вход второй группы коммутатора — с первым и вторым информационными входами третьей группы коммутатора. синхровходом второго регистра, счетными входами счетчиков и является входом синхрониза- 10 ции устройства, третьи информационные входы второй и третьей групп коммутатора соединены с источником логической единицы, первый выход второго дешифратора— с входом записи первого регистра, вто- 15 рой — с входом записи регистра состояний, третий — с третьим информационным входом первой группы коммутатора, четвертый — с первым входом управления первого шинного формирователя и с входом первого 20 элемента НЕ. выход которого соединен с первым входом управления второго шинного формирователя, третий выход регистра состояний соединен с входом разрешения первого регистра и с входом второго эле- 25 мента НЕ, выход которого соединен с входом разрешения второго регистра, четвертый выход — с вторым входом управления -"второго шинного формирователя, пятый выход- с входами блокировки вычис- 30 лительных блоков, второй вход управления первого шинного формирователя является первым управляющим входом устройства, йнформационные входы счетчиков.и входы кода сигнала изображения вычислительных 35 блоков соединены с входом кода сигнала изображения устройства, выход j-го О- Т, m) вычислительного блока пОдключен к J-му входу сумматора, выход которого является выходом свертки устройства. 40

2, Устройство по и. 1, о т л и ч а ю щ е е- с я тем. что каждый вычислительный блок содержит сумматор m процессорных элементов, п элементов ИЛИ, выход I-ro(i= 1, n) элемента ИЛИ подключен к первому управ- 45 ляющему входу I-го процессорного элемента, первые входы элементов ИЛИ являются соответствующими входами управления вычислительного блока, а вторые соединены между собой и являются входом блокировки вычислительного блока, адресные входы процессорных элементов подключены к адресному входу вычислительного блока, входы данных, направления и записи процессорных элементов являются соответственно одноименными входами, вычислительного блока, вход кода сигнала изображения первого процессорного элемента — одноименным вычислительного блока, выход переноса I-ro процессорного элемента (1-1, и-Т) подключен к входу кода сигнала иэображения ((+1}-го процессорного элемента, выход свертки (I-го процессорного элемента (i = 1, n) подключен к i-му входу сумматора, выход которого является выходом вычислительного блока.

3. Устройство по пп. 1 и 2, о т л и ч а ющ е е с я тем, что каждый процессорный элемент содержит регистр, умножитель, блок памяти, шинный формирователь, выход которого соединен с входом-выходом данных блока памяти и с первым входом умножителя, выход которого является выходом свертки процессорного элемента, вход разрешения блока памяти соединен с первым входом управления шинного формирователя и является входом управления процессорного элемента, вход записи блока памяти является входом записи процессорного элемента, второй вход управления шинного формирователя — входом направления процессорного элемента, вход адреса блока памяти — адресным входом процессорного элемента, вход данных шинного формирователя — входом данных процессорного элемента, информационный вход регистра — входом сигнала процессорного элемента, а выход регистра соединен с вторым входом умножителя и является выходом переноса процессорного элемента.

3709342

1709342

1709342

1709342

Составитель В. Урбанович

Техред М.Моргентал Корректор С. Лисина

Редактор Т. Петрова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 3278 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35. Раушская наб., 4/5