Устройство для мажоритарного декодирования имитостойких циклических кодов при трехкратном повторении комбинации

 

Изобретение относится к электросвязи и может быть использовано в цифровых системах передачи информации. С помощью введенных арифметического блока 8 и блока 9 постоянной памяти псевдослучайной последовательности осуществляются имитостойкие преобразования кода, что повышает достоверность информации на выходе устройства. Устройство содержит декодер 1. анализатор 2 кодовых комбинаций, блоки 3 и 5 буферной памяти, мажоритарный блок 4, анализатор 6 совпадений кодовых комбинаций, элементы И 7, арифметический блок 8, блок 9 постоянной памяти. 1 з.п. ф-лы, 4 ил., 2 табл."Чо >&оСПы оа

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)я Н 03 М 13/00

ГОСУДАРСТВЕННЬФ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ДВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4785096/24 (22) 22.01.90 (46) 30,01.92. 6юл. l4 4 (71) Ленинградский институт авиационного приборостроения (72) С.В,Беззатеев, П.В.Маглышев и Н.A,Шехунова (53) 621.394.14(088,8) (56) Авторское свидетельство СССР

N. 1141577. кл. Н 03 M 13/00, 1983, Авторское свидетельство СССР

bh 1410843, кл, Н 03 M 13/00, 1986. (54) УСТРОЙСТВО ДЛЯ МАЖОРИТАРНОГО

ДЕКОДИРОВАНИЯ ИМИТОСТОЙКИХ ЦИКЛИЧЕСКИХ КОДОВ ПРИ ТРЕХКРАТНОМ, ПОВТОРЕНИИ КОМБИНАЦИИ Ы, 1709538 А1 (5?) Изобретение относится к электросвязи и может быть использовано в цифровых системах передачи информации. С помощью введенных арифметического блока 8,и блока 9 постоянной памяти псевдослучайной последовательности осуществляются имитостойкие преобразования кода, что повышает достоверность информации на выходе устройства. Устройство содержит декодер 1, анализатор

2 кодовых комбинаций, блоки 3 и 5 буферной памяти, мажоритарный блок 4, анализатор 6 совпадений кодовых комбинаций, элементы И 7, арифметический блок 8, блок 9 постоянной памяти. 1 a n. ф-лы, 4 ил., 2 табл.

1709538

Изобретение относится к технике связи и позволяет повысить достоверность информации, передаваемой с использованием циклических кодов.

Известно устройство для мажоритарного декодирования циклических кодов при трехкратном повторении комбинации, содержащее последовательно соединенные буферный блок памяти, входы которого соединены соответственно с третьим, четвертым и пятым выходами анализатора кодовых комбинаций, последовательно соединенные декодер, анализатор кодовых комбинаций и мажоритарный блок, второй вход которого подключен к второму выходу буферного блока памяти. К первому дополнительному входу мажоритарного блока подключен первый выход декодера, к синхронизирующему входу которого подключен первый выход анализатора кодовых комбинаций, к второму выходу которого подключен второй дополнительный вход мажоритарного элемента. а второй, третий, четвертый, пятый и шестой входы анализатора кодовых комбинаций подключены соответственно к первому выходу буферного блока памяти, дополнительному выходу мажоритарного элемента и выходам блока памяти кодовых. комбинаций результатов . декодирования, вход которого подключен tc дополнительному выходу декодера. Выходы блока памяти кодовых комбинаций результатов декодирования подключены к, управляющим входам мажоритарного элемента, выход которого является выходом устройства.

Недостатком такого устройства является низкое качество работы в случаях, когда

s канале связи присутствуют образцы шума, имитирующие передаваемые кодовые слова, или образ4ы шума, вызванные структурной помехой. Такие ситуации характерны для радиоканалов коротковолнового диапазона, когда последние пребывают в состоянии "обрыва связи"; в тропосферных и. ионосферных каналах эа счет наличия отражения передаваемого сообщения от раз : личных слоев атмосферы; в каналах случайного множественного доступа в периоды работы двух или более передатчиков, использующих один и тот же код, повышающий достоверность иэ-эа . наличия стандартных унифицированных блоков в аппаратуре передачи.

Так, например, если при передаче по каналу связи одно иэ трех повторений принято с ошибкой е1, wt(et) 5(d-1)/2, где wt(e>)число единиц в двоичном векторе е1, а при передаче двух других повторений произошли ошибки вида ai ®еь где si — кодовое учателю выдают сообщение f, равное ре5 эультату мажоритарной обработки трех

30

50 блока памяти, а второй, третий, четвертый и

40 слово(n,k)-êîäà, используемого для передачи информации; ei — двоичный вектор wt(ei) E (d-1)/2, а2Фаз, тогда пол= сообщений: С0, С0 ЮС ; С0 9Сз, где Co— информационная часть передаваемого в действительности сообщений. T.e. f в общем случае не совпадает с С .

Наиболее полно случаи, приводящие к выдаче таким устройством получателю ложной информации, представлены в табл.1, где знаком "+" обозначены случай, приводящие к необнаруженной ошибке, а знаком

"-" обозначены случаи верного приема сообщений.

Известно, что для обеспечения заданной гарантированной вероятности необнаруженной ошибки в произвольном канале связи необходимо осуществить два независимых стохвстических преобразования: мультипликативное и аддитивное (универсальное кодирование). Однако для двоичных кодов, исправляющих независимые ошибки, применение стохастического ripeобразования нецелесообразно, так как за счет выравнивания вероятностей векторов ошибок различных конфигураций на длине кодового слова и. которое происходит вследствие универсального кодирования, доля векторов с числом единиц t или меньше уменьшается. Это приводит к уменьшению доли исправляемых векторов ошибок кодами заданной длины в общем потоке ошибок, так как корректирующий код гарантированно исправляет ошибки кратности с и меньше.

Наиболее близким по технической сущности и достигаемому эффекту к предлагаемому является устройство для мажоритарного декодирования циклических кодов при трехкратном повторении комбинации, содержащее последовательно соединенные декодер, анализатор кодовых комбинаций, буферный блок памяти и мажоритарный блок, к первому дополнительному .. входу которого. подключен выход декодера, к синхронизирующему входу которого подключен соответствующий выход буферного пятый выходы анализатора кодовых комбинаций подключены соответственно к второму дополнительному входу мажоритарного блока и первому, второму и третьему входам буферного блока памяти. Дополнительный выход мажоритарного блока и выходы блока памяти кодовых комбинаций результатов декодирования подключены соответственно к третьему, четвертому, пятому и шестому, входам анализатора кодовых ком1709538 бинаций, а вход блока памяти кодовых ком- где А1, Аг, Аз — двоичные обратимые матрибинаций результатов декодирования под- цы (k х k), получаемые с помощью псевдослуключен к дополнительному выходу чайной последовательности(ПСП). декодера, синхронизирующий вход анали- G — порождающая матрица циклическозатора совпадений кодовых комбинаций 5 го(п, М)-кода. подключен к первому выходу анализатора На приемном конце системы передачи кодовых комбинаций, а первый, второй и информации после осуществления детретий входы соединены соответстввннО с кОдирования b1, Ьг, Ьз и получения сопервым выходом декодера и с соответству- ответствующих q1, цг, оз информационных ющими выходами анализатора кодовых 10 последовательностей, необходимо осущекомбинаций. Выход анализатора совйаде- ствить обратное преобразование: g А

-1 . -1

1 1 нии кодовых комбинаций подключен к пер- ог Аг, оз Аз, Воэможность использовавым входам первого, второго и третьего ния имитостойких преобразований кода поэлементов И, вторые входы которых соеди- зволяет существенно повысить совокупную нены с соответствующими. выходами блока 15 имитостойкость информации, передаваепамяти кодовых комбинаций результатов мой с использованием циклических кодов декодирования. Кроме того, выходы блока при трехкратном повторении комбинации памяти кодовых комбинаций результатов (табл.1), декодирования подключены к первым трем Псевдослучайные последовательности, входам элемента ИЛИ, к четвертому входу 20 с помощью которых формируют на приемкоторого подключен выход элемента И- ном и передающем концах системы переИЛИ, входы которого подключены к выходу дачи информации матрицы А (1= 1,3), анализатора совпадений кодовых комбина- согласованы одна относительно другой, наций. Выходы первого, второго и треттвего пример, с помощью системы единого вреэлемента И подключены к соответствующим 25 мени. входам мажоритарного блока, выход кото- Таким образом, для достижения поставрого подключен к первому входу четвертого ленной цели в устройство для мажоритарноэлемента И, к второму входу которого под- - го декодирования циклических кодов при ключен выход элемента ИЛИ, причем выход трехкратном повторении комбинации. сочетвертого элемента И является выходом 30 держащее декодер, информационный вход которого является информационным вхоустройства.

Однако такое устройство для мажори- дом устройства, управляющий выход декотарного декодирования циклических кодов дера соединен с информационным входом при трехкратном повторении комбинации первого блока буферной памяти, первый выобладает низкой достоверностью принима- 35 ход которого соединен с первым управляюемой инфо ма ии. ф р ц . щим входом анализатора кодовых .

Как видно из табл 1, необнаружение комбинаций и первыми входами первого ошибки при приеме информации в извест- элемента И и элемента ИЛИ, второй выход ном устройстве появляется в целом ряде соединен с вторым управляющим входом случаев. 40 анализатора кодовых комбинаций, первым

Цель изобретения — повышение досто- входом второго элемента И и вторым вховерности принимаемой информации. дом элемента ИЛИ, третий выход с третьим управляющим входом анализатора кодоПоставленная цель достигается за счет вых комбинаций, первым входом третьего обеспечения возможности использования 45 элемента И и третьим входом элемента притрехкратном повторенииимитостойких ИЛИ, выход которого соединен с первым преобразований циклического. кода, не при- входом четвертого элемента И, выходы перводящих к выравниванию вероятностей вого:-третьего элементов И соединены совекторов ошибок различных конфигура- ответственно с первым — третьим ций на длине кодового слова n. T.е.если 50 управляющими входами мажоритарного с = (co, с1...„ck) — информационная последо- блока, первый выход которого соединен с, вательность, предназначенная для переда- первым информационным входом анализачициклическим(п,к)-кодомпритрехкратном; тора кодовых комбинаций, первый выход повторении комбинации, то осуществляют- которого соединен с входами синхронизася следующие преобразования: 55 ции декодера и анализатора совпадений, выход которого соединен непосредственно

Ь1-е А1-6;. с вторыми входами первого — третьего элеЬг с Аг ментов И и через элемент И вЂ” НЕ с четвертым входом элемента ИЛИ, установочные

1709538 входы анализатора кодовых совпадений являются установочными входами устройства, четвертый управляющий вход анализатора кодовых комбинаций — входом "Пуск" устройства, второй выход анализатора кодовых комбинаций соединен с четвертым управляющим входом межоритарного блока, третий выход — с первыми информационными входами анализатора совпадений и второго блока буферной памяти, первый выход которого соединен с первым информационным входом мажоритарного блока и вторым информационным входом анализатора кодовых комбинаций, четвертый выход которого

- соединен с входом синхронизации второго блока буферной памяти, пятый выход — e вторыми информационными входами анализатора совпадений и второго блока буферной памяти, второй выход которого соединен с вторым информационным вхо. дом мажоритарного блока, второй выход которого соединен с вторым входом четвертого элемента И, выход которого является выходом устройства, введены блок постоянной памяти и арифметический блок, уст-".новочные входы которого являются устан:вочными входами устройства. вход синхронизации арифметического блока объединен с входом блока постоянной памяти и подключен к первому выходу анализатора кодовых. комбинаций, выходы декодера и блока постоянной памяти соединены соответственно с первыми и одноименными вторыми информационными входами арифметического блока, выход которого соединен с третьими информационными входами анализатора кодовых комбинаций, анализатора совпадений и мажоритарного блока.

Арифметический блок содержит регистр, rpywy элементов И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И, триггеры и счетчик, первые входы которого соединены с соответствующими входами первого элемента И, выход которого соединен с входом установки в "1" первого триггера, выход которого соединен с первым входом второго элемента И, выход которого соединен с управляющим входом регистра и первыми входами элементов И- группы, выходы которых соединены с одноименными информационными входами регистра, параллельные выходы которого соединены с первыми входами одноименных элеменms ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с вторыми входами одноименнмх элементов И группы, вторые выходю себтчикв соединены с соответству-. ющммн входами третьего элемента И, выход котщюм еоединен с первым входом установки в "О" первого триггера и входом установки в "1" второго триггера, инверсный и прямой выходы которого соединены соответственно с вторым входом второго элемента И и первым входом четвертого

5 элемента И, выход которого соединен с тактовым входом регистра, третий выход счетчика соединен с первым входом установки в

"О" второго триггера, третьи входы элементов И группы объединены и являются

10 первым информационным входом арифметического блока, вторые входы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ вЂ” вторыми информационными входами арифметического блока, счетный вход счетчика объединен с

15 вторым входом четвертого элемента И и третьим входом второго элемента И и является входом синхронизации арифметического блока, входы установки в "0" регистра, счетчика и вторые входы установки в "О"

20 первого и второго триггеров являются уста- новочными входами арифметического блока, последовательный выход регистра— выходом арифметического блока.

Арифметический блок хорошо иэве25 стен в системах передачи и обработки информации и представляет собой блок. выполняющий исключительно функцию перемножения. Выходная последовательность определяется выражением:

30 а=с Н, где с — двоичная последовательность длины

k;

Н вЂ” двоичная обратная матрица размером к x k.

35 Введение в предлагаемое устройство арифметического блока и блока постоянной памяти позволяет повысить достоверность принимаемой информации, В табл.1 приведены различия по выход40 ному сигналу в известном и предлагаемом устройствах в зависимости от состояния канала.

Блок постоянной памяти функциональ. на неразрывно связан с арифметическим

45 блоком, для работы которого необходимо использование стохастических матриц, хранящихся в блоке постоянной памяти. Таким образом, лишь полная совокупность предлагаемых блоков обеспечивает повы50 шение достоверности принимаемой информации.

На фиг,1 представлена структурная схема предлагаемого устройства для мажоритарного декодирования имитозащищенных

55 циклических кодов при трехкратном повторении комбинации; на фиг.2 — структурная схема анализатора кодовых комбинаций; на фиг.3 — структурная схема мажоритарного блока; на фиг.4 — структурная схема арифметического блока.

1709538

В табл.2 приведены результаты расче- ном повторении комбинации работает слетов достоверности принимаемой информа- дующим образом. ции для различных вероятностей ошибки в В исходном состоянии триггер 2-9 уста. канале и различных длин кодов. навливается в нулевое состояние и сигнал

Предлагаемое устройство для мажори- 5 "0" с его выхода подается на вторые входы тпного декодирования имитозащищенных элемента ЗАПРЕТ 2-4 и элементов И 2-5 и циклических кодов при трехкратном повто- 2-8, а счетчики 2-2 и 2-3 устанавливаются в рении комбинации (фиг.1) содержит деко- нулевое состояние, . Кроме того, триггеры дер 1, анализатор 2 кодовых комбинаций 6-13, 6-15, 6-17 устанавливаются в нулевое (фиг.2), содержащий генератор 2-1 синхро- 10 состояние и сигналы "0" с их выходов через . импульсов, счетчики 2-2 и 2-3, первый эле- схему И 6-18 подаются на первые входы мент ЗАПРЕТ 2-4, второй элемент ЗАПРЕТ элементов И 7-1,7-3, 7-2 и на четвертый вход

2-6, первый элемент И 2-5, второй элемент элемента ИЛИ 7-4 через элемент. И-НЕ, счетИ 2-8, триггер 2-9, третий 2-10 и четвертый чики 6-1 и 6-2 устанавливаются в нулевое

2-11 элементы И, третий элемент ЗАПРЕТ 15 состояние, обнуляется регистр 8-1, счетчик

2-12, первый элемент ИЛИ 2-7, второй эле- 8-4 и триггеры 8-2 и 8-3 устанавливаются в мент ИЛИ 2-13, четвертый элемент ЗАПРЕТ нулевое состояние, 2-14, третий элемент ИЛИ 2-15, пятый эле-. Одновременно с началом приема пермент И 2-16,, четвертый элемент ИЛИ 2-17, вого повторения на вход генератора 2-1 синшестой элемент И 2-18, второй блок 3 бу- 20 хроимпульсов поступает сигнал "Пуск", по

3-2 н ферной памяти, содержащий регистры 3-1 и которому он начинает выдавать на час ть на частоте (не показаны), мажоритарный блок 4 приема синхронизирующие импульсы на (фиг.3}, содержащий первый элемент И 4-1, синхронизирующий вход декодера 1, вход. первый элемент ЗАПРЕТ 4-2, второй эле- первого счетчика 2-2, и через элемент И 2-8 мент И 4-4, третий элемент И 4-3, первый 25 — на четвертый выход анализатора 2 кодоэлемент ИЛИ 4-5, второй элемент ЗАПРЕТ вых комбинаций и первый синхронизирую4-6, второй 4-7итретий4-8злементы ИЛИ, щий вход второго блока 3 буферной четвертый 4-9 и пятый 4-10 элементы И, тре- памяти, на синхронизирующие входы регитий - 1 и четвертый 4-12 элементы 3A- compos 3-1 и 3-2 на счетный вход сче, первыи блок 5 буферной памяти, 30 8-4, а также на синхронизирующий вход анализатор 6 совпадений, содержащий блока 9 постоянной памяти. Емкость счетчисчетчики 6-1 и 6-2, первый 6-3, второй 6-4, ка 8-4. равна T+2k, где Т вЂ” время (в числе третий 6-5, четвертый 6-6; пятый 6-10, шес-.. тактов), необходимое декодеру 1 для осутой 6-7, седьмой 6-11, восьмой 6-8 и девя- щеетвления декодирования принимаемой вто ой 14 тый 6-9 элементы ЗАПРЕТ, первый 6-12, 35 кодовой комбинации, закодирован ой ннои цик вт р и 6- и третии 6-16 элементы ИЛИ, лическим (n, М)-кодом. n — разрядные кодопервый 6-13, второй 6-15итретий 6-17триг- вые комбинации поступают на вход геры и элемент И 6-18 И (не показаны), пер- декодера 1, с выхода которого через Т таквый 7-1, второй 7-2 и третий 7-3 элементы И,: тов с момента начала приема после декоди-, элемент ИЛИ 7-4, четвертый элемент И 7-5, 40 рования (обнаружения .и, если возможно, элемент -Н 7-6, арифметический блок &, исправления ошибок) k-разрядные кодовые содержащий(фиг.4) регистр 8-1, первый 8-2 комбинации а через вход арифметического и второй 8-3 триггеры, счетчик 8-4, первый распределителя блока поступают на вторые

8-5, второй 8-6 и третий 8-7, четвертый 8-8 входы группы 8-10элементов, на третьи вхоэлементы И, группу 8-9 элементов ИСКЛЮ- 45 ды которых поступают k-разрядные послеЧАЮЩЕЕ ИЛИ и группу 8-10 элементов И, довательности, хранящиеся в блоке 9 блок 9 постоянной памяти. постоянной памяти, причем предварительСчетчики, регистры и генераторы, ис- . но на элементах группы ИСКЛЮЧАЮЩЕЕ пользуемые в схеме, являются стандартны- ИЛИ осуществляется сложение по модулю ми элементами вычислительной техники. 50 два прежнего содержимого каждого из разДекодер 1, анализатор 2 кодовых ком- рядов регистра 8-1 с соответствующим разбинаций, второй блок 3 буферной памяти, рядом очередной ПСП. При этом через Т мажоритарный блок 4, первый блок 5 бу- тактов после начала приема сигналы с соотферной памяти и анализатор 6 совпаде- ветствующих выходов счетчика через перний выполнены идентично известному 55 вый элемент И 8-5 переводят триггер 8-2 в устройству. Синхронизирующий вход бло- единичное состояние, разрешая тем самым. ка 5 соединен с синхронизирующим входом прохождение синхронизирующих импульсов на второй синхронизирующий вход реустройство для мажоритарного декоди- гистра 8-1, а также на первые входы группы рования циклических кодов при трехкрат- 8-10 элементов И, Т.е. разрешается запись

1709538 и риема первого повторения с управляющего выхода декодера 1 на информационный вход первого блока 5 буферной памяти поступает сигнал "1", если оно принято без обнаруженных ошибок, С выхода этого блока сигнал "1" поступает на третий вход анализатора 2 кодовых комбинаций и через элемент ИЛИ 2-15 — на инверсные входы второго 2-6 и третьего 2-1I2 элементов 3АПРЕТ, а также на вторые входы элементов

И 2-11 и 2-16, подготавливая анализатор 2

50 информации в регистр 8-1. Таким образом, в течение .следующих k тактов в регистре

8-1 (арифметического блока) сформируется

k-разрядная последовательность а À1 1.

По окончании (T+k)-го такта с моментов 5 начала приема первого повторения сигналы с соответствующих выходов счетчика

8-4.через второй элемент. И 8-6 переводят первый триггер 8-2 в нулевое состояние, запрещая тем самым прохождение синхро- 10 низирующих импульсов на второй синхронизирующий вход региста 8-1. Таким образом, в течение последующих k тактов запись информации в регистре 8-1 запрещена. Одновременно на первом выходе второ- 15 го триггера 8-3 появляется единичный сигнал, разрешающий прохождение синхронизирующих импульсов на первый (сдвигающий) -синхронизирующий вход, регистра 8-1, 20

Кроме того, по окончании (T+k)-го такта с момента начала приема первого повторения сигналы с соответствующих выходов счетчика 2-2 через третий элемент И 2-10 переводят триггер 2-9 в единичное состо- 25 яние, разрешая тем самым прохождение синхронизирующих импульсов на синхронизирующие входы регистров 3-1 и 3-2. Таким образом, в течение следующих k тактов

k-разрядная кодовая комбинация из реги- 30 стра 8-1 через первый вход анализатора кодовых комбинацйй, элемент ЗАПРЕТ 2-6, элемент ИЛИ 2-7, третий выход анализатора 2 кодовых комбинаций, первый вход второго блока 3 буферной памяти записыва- 35 ется в регистр 3-1.

По окончании (T+2k)-го такта с момента начала приема первого повторения импульс переполнения со счетчика 2-2 через третий элемент И 2-10 переводит триггер 2-9 в ну- 40 левое состояние, запрещая тем самым прохождение синхронизирующих импульсов на синхронизирующие входы регистров 3-1 и

3-2 в течение первых (T+k) тактов с момента начала приема второго повторения. Таким образом, в течение последующих (T+k) тактов запись и сдвиг информации в регистрах

3-1 и 3-2 отсутствуют.

По истечении (T+2k) тактов с момента кодовых комбинаций к приему второго повторения.

По окончании приема и обработки первого повторения импульс переполнения со счетчика 6-1 поступает на вход счетчика 6-2, в результате чего на первом выходе счетчика 6-2 появляется сигнал "1". Кроме того, по окончании (T+2k)-ro такта импульс переполнения со счетчика 8-4 переводит второй триггер 8-3 в нулевое состояние, запрещая тем самым поступление синхронизирующих импульсов на первый синхронизирующий вход регистра 8- t, Элементы второго повторения через вход арифметического блока, группу 8-10 элементов И, регистр 8-1, третий вход анализатора 2 кодовых комбинаций, пятый элемент И 2-16, второй элемент ИЛИ

2-17 и второй вход второго блока 3 буферной памяти записываются в регистр 3-2. В это время элементы принятого без ошибок первого повторения перезаписываются снова в регистр 3-1 через первый выход второго блока 3 буферной памяти, второй вход анализатора 2 кодовых комбинаций, четвертый элемент И 2-11, первый элемент ИЛИ 2-7, третий выход анализатора 2 кодовых комбинаций, первый вход второго блока 3 буферной памяти. Через (T+2k) тактов с момента начала приема второго повторения . сигналы с выходов счетчика 2 3 открывают первый элемент ЗАПРЕТ 2-4 и синхронизирующие импульсы с генератора 2-1 синхроимпульсов в течение k тактов по прошествии

T+k тактов с момента начала приема третьего повторения поступают на инверсный вход четвертого элемента ЗАПРЕТ 2-14 и на первый вход шестого элемента И 2-18, запрещая запись третьего повторения в регистр 3-2 и подключая его вход через шестой элемент И 2-18 и четвертый элемент ИЛИ

2-17 к первому выходу мажоритарного бло-. ка 4. Элементы третьего повторения с выхода декодера 1 через арифметический блок 8 поступают на третий информационный вход мажоритарного блока 4 в течение k тактов по прошествии T+k тактов с момента начала его приема.

В это же время элеМенты первого и второго повторений поступают из регистров 31 и 3-2 через выходы второго блока 3. буферной памяти на входы мажоритарного блока 4. Элементы И 4-1, 4-4, 4-10 и элемент

ИЛИ 4-5 формирует мажоритарный результат обработки трех повторений, который через первый выход мажоритарного блока 4, первый информационный вход анализатора

2 кодовых комбинаций, шестой элемент И

2-18, третий элемент ИЛИ 2-17, пятый выход . анализатора 2 кодовых комбинаций, третий вход второго блока 3 буферной памяти запи13

1709538

14. сывается в регистр 3-2 на место второго телю, Еслижеошибкинебылиобнаружены повторения, 8 это же время элементы. пер- хотя бы в двух или.во всех трех повторениях вого повторения снова перезаписываются в (код в первом блоке 5 буферной памяти 110, регистр 3-1. - . 101, 011, 111) либо среди трех повторений

Кроме. того, через T+2k тактов с момен- 5 оказалась хотя бы одна пара совпадающих та начала приемавторогоповторениясигна- (на выходе анализатора совпадений сигнал лы с выходов счетчика 6-2 открывают "0"), тогда на выходе элемента ИЛИ 4-7сигпервый 6-3,второй6-4итретий6-5элемен- нал "1" не появится, на выход устройства ты ЗАПРЕТ

РЕТ и элементы первого, второго и будет выдан результат межоритарной об атретьего повторений соответственно с вы 10 ботки из регистра 3-3, через открытый элехода первого элемента ИЛИ 2-7, четвертого мент ЗАПРЕТ 4-12 и элементы ИЛИ 4-8, 4-9 элемента ИЛИ 2-17 и с выхода декодера 1 и 7-5. поступают, соответственно на второй 6-4, Если в первом повторении обнаруживатретий 6-5 и первый 6-3 входы элементов ются ошибки, сигнал "1" по окончании его

15 приема на первый вход анализатора 2 кодоЭлементы ЗАПРЕТ 6-6, 6-7, 6-8, 6-9, 6-10 вых комбинаций не.поступает, второй 2-6 и и6-11, элементы ИЛИ6-12,6-14и6-16,триг- третий 2-12 элементы ЗАПРЕТ во в емя ге ы 6-13 6-15 и 6-1 ры -, - 5 и 6- 7 и элемент И 6-18 приема второго повторения оказываются енты во время формируют результат анализа трех повто- . открытыми и элементы второго повторения вы рений на попарные совпадения, который с 20 через третий информационный вход ан хода элемента И 6-18 подается на первые . затора 2 кодовых комбинаций, второй злеаливходы элементов И 7-1; 7-2 и 7-3 и на вход мент ЗАПРЕТ 2-6, первый элеме ИЛИ 2-7 эл емента И-НЕ 7-6, с выхода которого посту- третий выход анализатора 2 кодовых комбипает на четвертый вход элемента ИЛИ 7-4. наций и первый вход второго блока 3 буферпим Таким образом, к моменту окончания 25 ной памяти записываются в регис р 3-1 р е а иобработкитретьегоповторениав, место первого повторения, которое через регистре 3-1 записывается первое повторе- первый выход второго блока 3 буферной па- ние, в котором не обнаружено ошибок, а ва мяти, второй вход анализатора 2 кодовых втором регистре 3-2 записывается резуль- комбинаций, третий элемент ЗАПРЕТ 2-12, тат мажоритарной обработки трех повторе- 30 второй элемент ИЛИ 2-13, четвертый элений, в первом 6-13, втором 6-15 и третьем мент ИЛИ 2-17, пятый выход анализатора 2

6-17 триггерах записывается результат про- кодовых комбинаций и второй вход второго верки на совпадение первого и третьего, блока 3 буферной памяти перезаписывается первого и второго, третьего и второго повто- в регистр 3-2 в течение k тактов по прошестрений соответственно. Через 3(T+2k) тактов 35 вии (T+k) тактов с момента начала приема с момента начала приема первого повторе-: второго повторения. Если во втором повто ния счетчик -3 разрешает прохождение рении ошибок не обнаружено, по окончании синхронизирующих импульсов через пер- его приема сигна "1" гнал с выхода первого бловый элемент И 2-5, второй выход анализато-: ка 5 буферной памяти через второй упра р одо ых комбинации, четвертый 40 ющий вход анализатора 2 кодовых вляуправляющий вход мажоритарного блока 4 комбинаций и третий-элемент ИЛИ 2-15 попа первый вход элемента.И 4-9. Если первое ступает на инверсные входы второго 2-6 и повторение окажется единственным в кото- третьего 2-12 элементов ЗАПРЕТ и на втором не было обнаружено ошибок (код в пер- рые входы четвертого 2-11 и пятого 2-16 вом блоке 5 буферной памяти 100) и,.кроме 45 элементов И. Прием третьего повторения того, среди повторений не окажется ни од- ведется аналогично предыдущему случаю. ной пары совпадающих(на выходе анализа- Если в третьем повторении не обнаружено тора совпадений сигнал "1"), тогда на ошибок (код в блоке 5 011) либо среди трех выходе элемента ИЛИ 4-7 появится. сигнал повторений оказалась хотя бы одна пара

" ", поступающий на инверсный вход эле- 50 совпадающих(на выходе анализаторабсовмента ЗАПРЕТ 4-12 и

Т4-12 ипервыйвходэлемента . падений сигнал "0"), тогда мажоритарный

И 4 3; подключающий выход первого реги- блок 4 выдает получателю результат мажостра 3-1 через элементы И 4-3, ИЛИ 4-8, И. ритарной обработки из регистра 3-2. Если

4-9 к выходу мажоритарного блока 4, под- же второе повторение окажется единстключенному к первому входу элемента.И 55 венным, в котором не было обнаружено

7-5, на второй входкоторого.поступаетсиг- ошибок (код в блоке 5 010) и среди трех нал "1" с выхо

" " с выхода элемента ИЛИ 7-4. повторений не окажется ни одной пары coàТаким образом, первое повторение в падающих(на выходе анализатора 6совпатечение k тактов с момента окончания при- дений сигнал "1") получателю будет выдано ема третьего повторения выдается получа- второе повторение из регистра 3-1, 1709538

Если во втором повторении также будут обнаружены ошибки, сигнал "1" также не поступит на третий вход анализатора 2 кодовых комбинаций, по окончании приема второго повторения второй 2-6 и третий 5

2-12 элементы ЗАПРЕТ останутся открытыми, а четвертый 2 — 11 и пятый 2 — 16 элементы И закрытыми и ао время приема третьего повторения сигналы поступая одновременно на третий информационный вход 10 мажоритарного блока 4 и третий информационный вход анализатора 2 кодовых комбинаций.

При этом третье повторение через второй элемент ЗАПРЕТ 2-6 и первый элемент 15

ИЛИ 2-7, второй выход анализатора 2 кодовых комбинаций и первый вход второго блока 3 буферной, памяти записывается в регистр 3-1 на место второго повторения, а ао второй регистр 3-2 записывается резуль- 20 тат мажоритарной обработки трех повторений аналогично рассмотренному ранее, Если в третьем повторении ошибок не обнаружено (код в первом блоке 5 буферной памяти 001) и среди трех повторений не 25 оказывается ни одной пары совпадающих (на выходе анализатора совпадений сигнал

"1"), получателю выдается. третье повторение из регистра 3-1. Если же ошибки обнаружены и в третьем повторении (код в 30 первом блоке 5 буферной памяти 000) либо среди трех повторений оказалась хотя бы одна пара совпадающих(на выходе анализатора совпадений сигнал "0"), получателю выдается результат мажоритарной обработ- 35 ки трех повторений из регистра 3-2, Если же ошибки обнаружены во всех трех повторениях (код в первом блоке 5 буферной памяти 000) и среди этих трех повторений не оказывается ни одной пары совпадающих 40 (на выходе анализатора совпадений сигнал

"1", на выходе элемента И-НЕ 7-6 и на четвертом входе элемента ИЛИ 7-4 сигнал "О"), .тогда элемент И 7-5 закрыт и получателю не выдается заведомо неверный результат. 45

Табл 1 наиболее наглядно демонстрирует преимущества предлагаемого устройства по сравнению с известным и позволяет легко определить степень повышения достоверности за счет введения в известное 50 устройство арифметического блока с блоком постоянной памяти.

8 табл,1 приняты следующие обозначения: 0 — отсутствие ошибок при передаче одного слова (n,k)-кода; ei — наличие векто- 55 ра ошибки при передаче i-ro повторения

wt(e) й: (б-1)/2, где d — минимальное расстояние (й,Ц-кора; si — при передаче t-го повторения наличия вектора ошибки в виде кодового слова кода; ai ®е — при передаче

1-го сообщения имеет место указанный вектор ошибки; знак "+" указывает ситуации, при которых получатель получает заведомо неверную информацию (аероятность такого события обозначает, как зто принято, рн.0.), соответственно знак "-" указывает ситуации верного приема.

Таким образом, как видно из табл.2, предлагаемое устройство для мажоритарного декодирования циклических кодов при трехкратном повторении комбинаций обеспечивает.более высокую достоверность принимаемой инфомарции по сравнению с известным, Особенно это заметно при вероятности ошибки р в канале, близкой к 10 и большей, и при увеличении длины кода.

Именно в этих условиях наиболее эффективно использование трехкратного повторения как способа передачи информации по каналу связи.

Формула изобретения

1. Устройство для мажоритарного декодирования имитостойких циклических кодов при трехкратном повторении комбинации, содержащее декодер, информационный вход которого является информационным входом устройства, управляющий выход декодера соединен с информационным входом первого блока буферной памяти, первый выход которого соединен с первым управляющим входом анализатора кодовых комбинаций и первыми входами первого элемента И и элемента

ИЛИ, второй выход соединен с вторым управляющим входом анализатора кодовых комбинаций, первым входом второго элемента И и вторым входом элемента ИЛИ, третий выход — с третьим управляющим входом анализатора кодовых комбинаций, пер- вым входом третьего элемента И и третьим входом элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выходы первого — третьего элементов

И соединены соответственно с первым— третьим управляющими входами мажоритарного блока, первый выход которого соединен. с первым информационным входом анализатора кодовых комбинаций, первый выход которого соединен с входами синхронизации декодера и анализатора совпадений, выход которого соединен непосредственно с вторыми входами первого — третьего элементов И и через элемент

НЕ с четвертым входом элемента ИЛИ, установочные входы анализатора кодовых комбинаций и анализатора совпадений яв-ляются установочными входами yñòðîéñòâà, четвертый управляющий вход анализатора кодовых комбинаций — входом "Пуск" устройства, второй выход анализатора кодо17

1709538

18 вых комбинаций соединен с четвертым уп- рого соединены с соответствующими входаравляющим входом мажоритарного блока, ми первого элемента И, выход которого сотретий выход — спервымиинформационмы- единен с входом установки в "1" первого ми входами анализатора совпадений И вто- триггера, выход которого соединен с перрого блока буферной памяти, первый выход 5 вым входом второго элемента И, выход кокоторого соединен с первым информацион- торого соединен с управляющим входом ным входом мажоритарного блока и вторым регистра и первыми входами элементов И информационным входом анализатора ко- группы, выходы которых соединены с однодовых комбинаций, четвертый выход кото- именными информационными входами рерого соединен с входом синхройизации 10 гистра, параллельные выходы которого второго блока буферной памяти, пятый вы- соединены с первыми входами одноименход —, с вторыми информационными входа- ных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ мианализаторасовпаденийивторогоблока группы, выходы которых соединены с втобуферной памяти, второй выход которого рыми входами одноименных элементов И соединен с вторым информационным вхо- 15 группы, вторые выходы счетчика соединены дом мажоритарного блока, второй выход с соответствующими входами третьего кото г .орогосоединенсвторымвходомчетвер- мента И, выход которого соединен с перэлетого элемента И, выход которого является вым- входом установки в "0" пе вого выходом устройства, о т л и ч а ю щ е е с я триггера и входом установки в "1" второго тем,что,сцельюповышениядостоверности 20 триггера, инверсный и прямой выходы коинформации на выходе устройства. в него торого соединены соответственно с вторым введены блок постоянной памяти и ариф- входом второго элемента И и первым вхометический блок, установочные входы ко- дом четвертого элемента И, выход которого торого являются установочными входами соединен с тактовым входом регистра, треустройства, вход синхронизации арифмети- 25 тий выход счетчика соединен с первым вхоческого блока объединен с входом блока домустановки в "0" второготриггера, третьи постоянной памяти и подключен к первому входы элементов И группы объединены и выходу анализатора кодовых комбинаций, являются первым информационным входом выходы декодера и блока постоянной памя- арифметического блока, вторые входы элети соединены соответственно с первым и 30 ментов ИСКЛЮЧАЮЩЕЕ ИЛИ вЂ” вторыми одноименными вторыми информационны- информационными входами арифметичеми входами арифметического блока, выход ского блока, счетный входсчетчика обьедикоторого соединен с третьими информаци- нен с вторым входом четвертого элемента И онными входами анализатора кодовых,ком- и третьим входом второго элемента И и явбинаций, анализатора совпадений и 35 ляется входом синхронизации арифметичемажоритарного блока. ского блока, входы установки в "0" регистра, 2. Устройство по п.1, отл и ч à ю ще е-. счетчика и вторые входы установки в "0" с я тем, что арифметический блок содержит первого и второго триггеров являются устарегистр, группу элементов И, группу зле- новочными входами арифметического бломентов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы 40 ка, последовательный выход регистра—

И, триггеры и счетчик, первое выходы кото- выходом арифметического блока.

3709538

t

I

1

1 ! !

1 ! ! !!

1

1

S

3О

3 о ф ф ф

° 4 с

3311 с « м м

1ф м ф

3 ф

« с ф м

I о м ф

1 ! C3!

+ В ф

З,ф

В м

al м

°,ф гм, Cb о«

 — и

° б

4!

33

4, 1О

В ф: б

«3 ф В и

«б

ФФ

В ф

CI

«

Р

II м ь ф + ь с

° ь

О и

tc

lC м

° ф

« с

«б

Cl

О.

« с

В3 ф

«« ! а

cd

И

cd ь и ф ь

I о

t«! ел!

t

l ! !

1

1

1 !

1 ф I

1

Е 1

1 (1

t

1 !

1I

I

t

i

t

1

1

3-33

I

1

1

1

I

1

1

1 !

1 !

I !

I

1

I

t

l

1

i !

1

1

1 !

1

l о

C Cl

gE ф

Ф ь ф м ь е

-% ь ф ф ф

Ф @, °, ь ф! о

C CI з э х

3- 3.

"1 ф С ом а а

cIt o

t- e

Ю О о

I !

1

1

1

1

1

1

1

1

1

1

1

t

1

l

l

1

1

1 !

1

1

I

1

I

1

1

1

1

I

I

I

l

l ! !

3

I

t

l

l

1

1

t

1

1 I

i

1

1

1

1

3

1

1

1

Ct ф

Ф

° \о у

«Е S

O S

3- Z

«3 CI

О II

Х

1- а

33 CI о х аа

CI О ф Cl т ь е ф Я ь ф сС м ф м б. ф м

В- „ ф

b ф Ссс

> ф н ф b

14

b ld ф

tT

33«,. «

° u

cVI! о

«

< Ф и ф м ф с ф

° б

В + сб

1ф ф +

CI

1 ф

1б

«4

С!

1ф сС

1 В

1 ф

В

«« м

В

«б

1 В a

1! S

1! O

Е S a.

- 1709538

Таблица 2

3709538

Составитель М. Никуленков

Редактор М. Петрова Техред М.Моргентал Корректор О. Кравцова

Заказ М Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР f 33035, Москва, Ж-35, Рауаская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101