Устройство для выполнения матричных операций

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при постр(}ении специализированных вычислительных машин, ориентированных на решение задач матричной алгебры. Цель изобретения - расширение функциональных возможностей за счет LV-декомпозиции исходной матрицы. Цель изобретения достигается введением в каждый из Зт-2 (т - размерность обрабатываемых матриц) вычислительных модулей устройства, образующих линейную систолическую структуру, дополнительных элементов - мультиплексоров, блока деления и регистра памяти команд. Последний позволяет изменять выполняемые вычислитель^ ным модулем функции в процессе вычислений. 3 ил,. 1 табл.

союз советских социАлистических

РЕСПУБЛИК (st)s G 06 F 15/347

ГОСУДАРСТЗЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ вычислений. 3 ил., 1 табл.

° веее °

"4 ф

Яь

4Т = (l+)-2)в + (1-1).

1 (21) 4710894/24 (22) 16.05.89. (46) 23.02.92. Бал. % 7 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В.Д. Калмыкова (72) А.К. Шилов и В.Ю. Лозбенев (53) 681.3(088.8) (56) Авторское свидетельство СССР

Я 1226484, кл. G 06 F 15/347, 1986.

Ramakrishnan l,V. and all., Systolic Matrix

Multiplication on à Ilncar array. — Proc. 20-Ф

Anna Alterhlon. Conf. Commun,Counter-and

Comput. Monticello. Oct 6 — 8, 1982. р.625 —

626. .(54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ

МАТРИЧНЫХ ОПЕРАЦИЙ.Изобретение относится к автоматике и . вычислительной технике и может быть использовано в составе спецйализированных вычислительных машин для LV-.äåêoìïoçèции матриц.

Цель изобретения — расширение функ"циональных возможностей за счет LV-де- . композиции исходной матрицы.

На фиг.1 изображена структурная схема предлагаемого устройства; на фиг.2 — пример выполнейия вычислительного модуля; на фиг.3 —. формы представления потоков

- данных.

Устройство (фиг.1) содержит 3m-2 (в— размерность обрабатываемых матриц) вычислительных модулей 1,1...1.3m-2. Каждый вычислительный модуль (фиг.2) содержит мультиплексоры 2 — 9, регистры 10-12, блоки деления 13 умножения 14 и сложения-вычи„„ Ж„„1714617 А1

2.

I (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных вычислительных машин, ориентированных на решение задач матричной алгебры. Цель изобретения — расширение функциональных возможностей за счет LV-декомпозиции исходной матрицы.

Цель изобретения достигается введением в каждый из 3m-2 (m — размерность обрабатываемых матриц) вычислительных модулей устройства, образующих линейную систоли-. ческую структуру, дополнительных элементов — мультиплексоров, блока деления и регистра памяти команд. Последний позволяет изменять выполняемые вычислительным модулем функции в процессе тания 15, элемент 16 задержки, блок 17 m-2 элементов задержки и регистр 18 памяти команд.

Устройство работает следующим образом.

Элементы разлагаемой матрицы С поступают на третий информационный вход устройства, причем элемент сц подается на

Т-м такте

В устройстве формируются три информационных потока — А, В и С, элементы которых поступают соответственно на первые, вторые и третьи информационные вхо)1ы вычислительных модулей 1. Моменты поступления элементов ал, bii и с > информационных потоков А, В и С в вычислительный

1714617 модуль с номером определяются соотношениями

Та - (2m-3)(в-1) + (И)в +

+ (И)в+(И)+(й-1), где М=), Tb - (2в-5)(в-I) + (m-)) + 5

+ (k-1.)(в+1) + 2(N-1), где k - 1, Тс (1+)-2)в + (И) + (Зп1-2-N)(m-1).

Элементы этих информационных потоков преобразуются в вычислительных модулях устройства в соответствии с выражениями 10

0 вРи «)g а 0> 1 0

ftpN < =,1а

0 с х Ь l1p8 1 > Ig и (а = Nt I-Io) с ах п}>и а а и

" и ь ь, 4,„- сах IlpH (1%-)I, и 11,- HfI»vn, 1р „Я и iI & I, и )I I Htf-в

20 с ах с и ах Ь ах rtpg ) Ь+ 1 а = 11+ - т+ "

"Ь > =Jà=" - 25 с „- В противком сара в причем индексы элементов информационных потоков определяются соотношениями

4 - Т - (2m-3)(п1-1) - P-(2m-3)(в-1нй-1)/в- 30 - (N-1) + 1, lb = (2m-5)(в-1) + 2(N-1) + (Т-(2в-5Дв-1)2(N-1))+ m-T, )а = P (2в-3xm-1Кй-1} в +1, 1ь (Т-(2в-5)(m-1)-2(N-1)/(в+1) +1. 35

Результирующие матрицы L и Ч считываются соответственно с первого и второго выходов устройства в форме потоков А и В (Iq = а 1, U I = b ц).

Ф

В таблице приведен пример выполне- 40 ния операции 1Ч-декомпозиции матрицы С для случая гй = 3.

Формула изобретения

Устройство для выполнения матричных операций, содержащее линейку из 3m-2 вы- 45 числительных модулей (m — размерность обрабатываемых матриц), каждый из которых содержит умножитель, три регистра, элемент задержки и блок из m-2 элементов задержки, причем первый и второй инфор- 50 мационные входы устройства подключены соответственно к первому и второму информационным входам первого вычислительного модуля, первый и второй выходы (3m-2)-rp вычислительного модуля являются соответ- 55 ственно первым и вторым выходами устройства, третий выход и третий информационный вход которого подключены соответственно к третьему выходу первого вычислительного модуля и третьему информационному входу (Зв-2)-го вычислительного модуля, первый, второй выходы и третий информационный вход 1-ro вычислительного модуля (I = 1, 3m-2) подключены соответственно к первому, второму информационным входам и третьему выходу (1+1)го вычислительного. модуля, синхровход устройства подключен к синхровходам всех вычислительных модулей, в каждом вычислительном модуле первый, второй и третий выходы подключены соответственно к выходам первого регистра, элемента задержки и блока элементов задержки, выходы второго и третьего регистров подключены соответственно к входам элемента задержки и блока элементов задержки, о т л и ч а ю щ е ес я тем, что. с целью расширения функциональных возможностей за счет -1 Ч-декомпозиции исходной матрицы, каждый вычислительный модуль содержит восемь мул ьтиплексоров, сумматор-вычитатель, блок деления и регистр памяти команд, выход которого подключен к управляющим входам всех мультиплексоров, входу выбора режима сумматора-вычитателя и синхровходам регистров, элемента задержки, блока элементов задержки, умножителя и блока деления, информационный вход которого подключен к выходу первого мультиплексора, первый и второй информационные входы которого подключены к одноименным входам вычислительного модуля, второго, четвертого, пятого, шестого, седьмого и восьмого мультиплексоров, первый и второй информационные входы третьего мультиплексора подключены соответственно к второму и третьему.информационным входам вычислительного модуля, синхровход которого подключен к синхровходу регистра памяти команд, третий информационный вход вычислительного. модуля подключен к одноименным входам второго, четвертого, пятого, шестого, седьмого и восьмого мультиплексоров, четвертые информационные входы пятого, шестого, седьмого и восьмого мультиплексороВ подключены к входу логического нуля устройства, выходы умножителя и сумматора-вычитателя подключены соответственно к пятым и шестым информационным входам шестого, седьмого и восьмого мультиплексоров, седьмые информационные входы шестого и седьмого мультиплексоров подключены к выходу блока деления и чет-. вертому информационному входу второго мультиплексора, выход которого подключен к первому информационному входу ум-ножителя, второй информационный вход которого подключен .к выходу третьего мультиплексора, четвертый информацион1714б17

) Значение выходов А, В, С

4-го N.oiy

2-го мод«уля

1-го модуля

3-го омохдя ь„-ь< э

b(2 Ь(2 ь,(-ь<<

b,э ь(я о с а<< 1; Ь2э«Ь7э а, а2< b22b72 аз< аз< 1 b2< 0 а<2 О ь,э

Ь(2 а, о а « (1) Ъ|(«с<,1 с | = с||.8 ь, o o а (1); Ь<2«с.; с «с2 а = cg

Ь32 «0 о ь„«0;, с» ау2 «аз2 а(э О.; 2э 0 зз

12 о

С(2 о с „

13 аэ2 а <э (0),; а2Э(0), . азз(1);

CI

ЬЭЗ1 с(Э ( ьз2(0)1 с22

Ь (0); со

14 о с,2 о с (15

O с|э

С72 о

ceo(17

18 о

c„3 (с 72

«. з< о с . о с

19 о

С<5

2 зэ

20 о с23 о

С32

21 о зэ о с

24

2 с

26 ный вход четвертого мультиплексора объединен с пятым информационным входом шестого мультиплексора. восьмой информационный вход которого подключен к входу логической единицы устройства, первый: 5 и второй информационные входы сумматоь„ а,< (1) а2< 1 Ь23 аз(ь22 а <2(0)1 Ь 2<(0); а 72(1) аз2Ь зз а<. (О)," Ьз2(0); а з(0); b з| (О); а зэ(1) ра-вычитателя подключены к выходам соответственно четвертого и пятого мультиплексоров,выходы шестого. седьмого и восьмого мультиплексоров подключены соответст- венно к информационным входам первого. второго и третьего регистров. аз< о а<2(0); Ь; с,э

I а 22 (1);Ь22 с72, с72«c72 о аэ2,b«(0); c„ а <з(0) о а2З(0} ЬЭЭ, с2Э а а Э (1);Ь 22(0); сз2 ьэ|

1714617

Продолжение тэблицы

5-ro модуля

6" ro модуля о о с« о с« с<2 о с2< о с« о <й о с1, о с<3 о с 2 о с3< о

C

21 о с3< о с23 о с32

10 а « (1) 12

14 16

18

19 ь,q

b з2(o)

4 ь,(о) 20

21 ьзз ь (0) ь < (о) 22

25

26 о о а « (1);Ь<з = с,з, с,з=с,3 о а,;Ь,; с =с -a«b<2 ! о о а c3

I а 22(1).» Ь2З= с23, с 23 = с1З

< < а31= с32/Ь21<Ь|2 32= 32 а

2 1

33(1);ЬЗЗ сЗЗ, сЗЗ cЗЗ ь (о)

Ьз<(а«(1) о а2<,Ь,З,Ь2 =с, -а,Ь,З

<»

a3„b,2, c32=ñ32- аз b<2 а <о (О); b« а 22(1);

2 <

32 13 73 ЗЗ 31 а<3 (О); Ь12 а2з(0)» Ь2< (0) зз() 7-го мовудя а« о аз<»Ь<3: сзз=сзз а>< <3 а<2(0); b<2

a22(1); b« аЗ1 а <3 (0) .Ь.З а13(0);Ь22 а ЗЗ (1); Ь2< (0) 1714617 у.у г уТь "л Ъ%г Ъ Ъ ц домок А т1 Ж ЛЯ 21 ЬЯ 2У 11 12 bye

0отак В

Ьз - b. сЪ 12 С2Р Ед С22 С,уу

cv csz cga

Составитель К.Кухаренко

Редактор И.Горная Техред M.Mîðãåíòàë Корректор Н.Король

Производственно-издательский комбинат "Патент", г. ужгород, ул.Гагарина, 101

Заказ 695 Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035; Москва, Ж-35, Раушская наб., 4/5