Арифметическое устройство с микропрограммным управлением

Авторы патента:

G06F7/38 - способы и устройства для выполнения математических операций только над машинными числами, например в двоичном, троичном, десятичном представлении

Изобретение относится к вычислительной технике и может быть использовано при построении процессоров, выполняющих операции двоичной и десятичной арифметики . Целью изобретения является повышение быстродействия. Устройство содержит двоичные арифметико-логические блоки 8- 11, блок 3 памяти микрокоманд, регистр 4 микрокоманд, блок 2 формирования адресов микрокоманд, первый 1 и второй 6 мультиплексоры . 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 7/38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4782535/24 (22) 14.12.89 (46) 07.04.92. Бюл. N. 13 (71) Рязанский радиотехнический институт (72) В.Л.Вол ковыский (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N. 1545215, кл. G 06 F 7/38, 1988.

Авторское свидетельство СССР

N. 1559341, кл. G 06 F 7/38, 1988.

Проектирование цифровых систем на комплектах микропрограммируемых БИС.

Под ред. В.Г.Колесникова, М.: Радио и связь, 1984, с.179.,, Ы,, 1725216 А1 (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО С

МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ (57) Изобретение относится к вычислительной технике и может быть использовано при построении процессоров, выполняющих операции двоичной и десятичной арифметики, Целью изобретения является повышение быстродействия. Устройство содержит двоичные арифметико-логические блоки 8вЂ”

11, блок 3 памяти микрокоманд, регистр 4 микрокоманд, блок 2 формирования адресов микрокоманд, первый.1 и второй 6 мультиплексоры. 1 ил., 1 табл.

1725216

Изобретение относится к вычислительной технике и может быть использовано при построении процессоров, выполняющих операции двоичной и десятичной арифметики, Известны арифметические устройства с микропрограммным управлением, построенные на основе четырехразрядных двоичных арифметико-логических блоков (микропроцессорных секций-МПС), например процессор ЭВМ СМ-1420. В него входят арифметико-логический модуль, содержащий 4 МПС типа К1804ВС2 и микропрограммное устройство управления (М ПУ).

Недостатком устройств является низкое быстродействие при выполнении операций над десятичными числами из-за отсутствия микрооперэций десятичной коррекции. Выполнение в таких устройствах десятичных операций чисто микропрограммным путем с потетрадной обработкой ведет к значительному увеличению затрат времени.

Известны также устройства на базе четырехразрядных блоков, имеющих десятичные операции, таких как микросхемы

К1800ВС1, Использование данных устройств не всегда возможно или желательно, так как блоки без десятичных операций могут иметь лучшие характеристики вЂ” наличие внутренней памяти, надежность, температурный диапазон и т.п.

Наиболее близким к предлагаемому является устройство, состоящее из блока обработки данных (БОД), включающего в себя 4 двоичных 4-разрядных МПС, соединенных по цепям сдвига и переноса, схему ускоренного переноса, регистры входных и выходных данных и блок микропрограммного управления, содержащий схему управления последовательностью микрокоманд (УПМ), микропрограммную память, регистр микрокоманд (PMK), мультиплексор кода условия (МКУ), Выходы РМК подключены к управляющим входам БОД, УПМ и МКУ, адресному входу УПЫ и одному из информационныхых входов БОД.

Недостатком устройства является низкое быстродействие при выполнении десятичных операций, так как отсутствие цепей десятичной коррекции пиводит к необходимости большого числа микрокоманд (MK) для их выполнения.

Цель изобретения вЂ” повышение быстродействия при выполнении десятичных операций путем внесения в устройство дополнительных связей, облегчающих микропрограммирование этих операций.

Арифметическое устройство с микропрограммным управлением содержит n/4 двоичных арифметико-логических блоков (и вЂ” разрядность информации), блок памяти МК, регистр МК, блок формирования адресов МК и первый мультиплексор. Выход блока формирования адресов соединен с адресным входом блока памяти МК, выход которого соединен с входом регистра MK. Выходы разрядов поля задания режима адресации регистра MK соединены с входами разрядов задания режима блока формирования адресов МК. Вход условия переходов этого блока соединен с выходом первого мультиплексора, управляющий вход которого соединен с выходами разрядов поля задания вида переходов регистра MK.

Выходы разрядов поля задания константы регистра МК соединены соответственно с разрядами информационного входа устройства. Выходы разрядов устройства соединены соответственно с выходами разрядов результата с первого по

n/4-й двоичных арифметика-логических блоков, Выход переноса k-го (k = 1,...,n/4-1) соединен с входом переноса (k+1)-го двоичного арифметико-логического блока, выходы переноса знака, признака нуля и признака переполнения и/4-го блока вЂ” соответственно с информационными входами первого мультиплексора.

Выходы задания вида операции регистра МК соединены с входами задания вида операции арифметико-логических блоков с первого по п/4-й. Вход задания вида операции устройства соединен с установочным входом блока формирования адресов МК, Выходы старших разрядов поля задания адреса регистра MK соединены с входами старших разрядов адреса блока формирования адресов МК.

С целью повышения быстродействия в устройство включен второй мультиплексор, причем выходы переносов двоичных арифметико-логических блоков с первого по n/4й сое,чинены соответственно с разрядами первого информационного входа второго мультиплексора. Разряды его второго информационного входа соединены соответственно с выходами младших разрядов поля задания адреса регистра M К. Выходы рэзря55 дов второго мультиплексора соединены соответственно с входами младших разрядов адреса блока формирования адресов MK.

Управляющий вход второго мультиплексора соединен с выходом признака десятичной операции регистра МК, 1725216

0011 0100 0101 1000

+0110 0110 0110 0110

2. Прибавление второго слагаемого (код переноса 0011)

1001 1010

+0100 0000

1011 1110

1000 1001

3. Вычитание кода коррекции, содержащегося в МКс адресом

А.0011

1101 1011 0100 0111

-0110 0110 0000 0000 50

0111 0101 0100 0111 =7547.

На чертеже приведена схема арифметического устройства с микропрограммным управлением. 55

Устройство включает в себя мультиплексор (М2) 1 адреса ветвления, блок 2 формирования адреса MK (БФА MK) с установочным входом 5, память 3 микрокоманд (ПМК), регистр 4 микрокоманд (PMK), мульИзобретение иллюстрируется на примере устройства для обработки 16-разрядных двоичных или 4-разрядных десятичных чисел. Суть изобретения состоит в использовании выходов межтетрадных переносов 5 в качестве составной части адреса следующей МК. Адресуемые МК прибавляют или вычитают записанный в поле константы код коррекции к предварительному результату сложения десятичных чисел, Так, при обра- 10 ботке 4-разрядных десятичных чисел возможны 16 различных значений кода коррекции, записанных в МК с адресами

А.ОООО, А.0001, ..., А.1110, А.1111, где АвЂ” старшая часть адреса, младшие биты кото- 15 рого задаются значениями переносов. Значения кодов коррекции для кода 8421 приведены в таблице.

Рассмотрим пример сложения чисел

3458 и 4089, выполняемого в три микроко- 20 манды;

1. Прибавление кода 6666 к первому 25 слагаемому типлексор (M1) 6 кода условия, четыре (в общем случае и/4) 4-разрядных двоичных арифметико-логических блока 8 вЂ” 11, соединенных по цепям двоичного переноса. БФА

М К и двоичные блоки могут быть реализованы, например, на микросхемах 1804ВУ4 и

1804ВС2 соответственно. Информационные выходы арифметических блоков соединены с 16-разрядным информационным выходом 13 устройства. Информационные входы этих блоков соединены соответственно с выходами поля константы РМК(первый информационный вход 7) и внешним входом (второй информационный вход 12).

Адресный вход ПМК 3 соединен с выходом БФА МК2, выход ПМК3-с входом PMK

4. Выход РМК, задающий режим адресации, соединен с управляющим входом блока 2.

Выход, задающий условие перехода, соединен с управляющим входом мультиплексора

6, выход поля константы PMK вЂ” с первым информационным входом 7, выход, задающий вид операции вЂ” с управляющими входами блоков 8-11. Выход, задающий старшую часть адреса, подключен к входу старших разрядов адреса блока 2, выход, задающий младшую часть адреса, соединен с первым информационным входом мультиплексора

1, с управляющим входом которого соединен выход РМК, содержащий признак десятичной операции. Разряды второго информационного входа мультиплексора 1 соединены соответственно с выходами С1, С2, СЗ, С4 переносов блоков 8-11. Выход мультиплексора 1 соединен с входом младших разрядов адреса БФА MK 3. К информационному входу мультиплексора 6 подключены выходы С, N, Z, V со старшего блока, соответствующие признакам переноса, знака, нуля и переполнения. Выход мультиплексора 6 соединен с входом условия перехода БФА МК 2.

Работу устройства рассмотрим на примере сложения чисел в коде 8421, записанных во внутренних регистрах Р1 и Р2 арифметика-логических блоков. По первой

МК содержимое Р1 складывается с кодом

6666, записанным в поле константы МК и поступающим на первый информационный вход 7 арифметика-логических блоков. Результат записывается в рабочие регистры блоков. Вторая МК, следующая в естественном порядке, задает прибавление к рабочему регистру второго слагаемого из Р2. Поле режима адресации задает переход по адресу ветвления. На управляющий вход мультиплексора 1 поступает из PMK признак десятичной операции, по которому биты переноса С1, С2, СЗ, С4 через мультиплексор поступают на входы младших разрядов ад1725216

15 дов задания вида операции двоичных арифметико-логических блоков с первого по n/4, вход задания вида операции устройства соединен с установочным входом блока формирования адресов микрокоманд, выходы старших разрядов поля задания адреса регистра микрокоманд соединены с входами

25 старших разрядов адреса блока формирования адресов микрокоманд, о т л и ч а ю щ ее с я тем, что, с целью повышения быстро30

40 дов адреса блока формирования адресов микрокоманд.

Составитель В.Волковыский

Техред M.Ìoðãåíòàë Корректор Э.Лончакова

Редактор В.Данко

Заказ 1177 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 реса БФА МК 2. На входы старших разрядов адреса этого блока поступает код старшей части адреса из РМК4. Таким образом, происходит переход к МК, в поле константы которой записан соответствующий код коррекции. По этой МК код коррекции вычитается из содержимого рабочего регистра с записью результата, например в Р2. Происходит безусловный переход к МК, расположенной вслед за описанной второй МК.

Предложенное техническое решение позволяет существенно повысить быстродействие при выполнении десятичных операций по сравнению с известным, где для десятичного сложения требуется по меньшей мере 2+К МК, где К вЂ” число тетрад, Так, при К = 4 быстродействие повышается вдвое, при К = 7 вЂ” в три раза, и т.д.

Формула изобретения

Арифметическое устройство с микропрограммным управлением, содержащее

n/4 двоичных арифметико-логических блоков (n вЂ” разрядности информации), блок памяти микрокоманд, регистр микрокоманд, блок формирования адресов микрокоманд и первый мультиплексор, причем выход блока формирования адреса микрокоманд соединен с адресным входом блока памяти микрокоманд, выход которого соединен с входом регистра микрокоманд, выходы разрядов поля задания режима адресации которого соединены с входами разрядов задания режима блока формирования адресов микрокоманд, вход условия переходов которого соединен с выходом первого мультиплексора, разряды управляющего входа которого соединены с выходами разрядов поля задания вида переходов регистра микрокоманд, выходы разрядов поля задания константы которого соединены соответственно с разрядами первых информационных входов с первого по п/4 двоичных арифметико-логических блоков, разряды вторых информационных входов которых соединены соответственно с разрядами информационного входа устройства, выходы разрядов которого соединены соответственно с выходами разрядов резул ьтата с первого по n/4 двоичных арифметико- логических блоков, выход переноса К-го (К = 1 вЂ” n/4 вЂ” 1) двоичного арифметико-логического блока соединен с входом переноса (К+1)-го двоичного арифметико-логического блока, выходы переноса знака признака, признака нуля и признака переполнения n/4-го двоичного арифметико-логического блока соединены соответственно с информационными входами первого мультиплексора, выходы разрядов поля задания вида операции регистра микрокоманд соединены с входами разрядействия, оно содержит второй мультиплексор, причем выходы переносов двоичных арифметико-логических блоков с первого по и/4 соединены соответственно с разрядами первого информационного входа второго мультиплексора, разряды второго информационного входа которого соединены соответственно с выходами младших разрядов поля задания адреса регистра микрокоманд, выход разряда признака десятичной операции которого соединен с управляющим входом второго мультиплексора, выходы разрядов которого соединены соответственно с входами младших разря

Изобретение относится к вычислительной технике и может быть ис~пользовано в арифметических устройствах различного назначения

Устройство для формирования признака переполнения // 1705819

Изобретение относится к вычислительной технике и может быть применено при построении арифметических устройств универсальных ЭВМ

Устройство для вычисления скользящего среднего // 1697088

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки структурных сигналов, например в автоматизированных системах обработки изображений

Управляемый арифметический модуль // 1695292

Изобретение относится к вычислительной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии со средним и большим уровнями интеграции

Устройство для вычисления модуля комплексного числа // 1693599

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях

Устройство для решения нелинейных краевых задач // 1683028

Изобретение относится к аналоговой вычислительной технике и может быть применено для решения краевых задач, описываемых дифференциальными уравнениями в частных производных с функциональными и нелинейными зависимостями коэффициентов , методами дискретного моделирования

Устройство для определения скользящего среднего арифметического // 1675903

Изобретение относится к средствам специализированной цифровой вычислительной техники для определения среднего арифметического применительно к системам цифрового динамического анализа и может использоваться при решении задач аппроксимации, сглаживания сигналов, изменения динамических и частотных характеристик выборок в акустике, локации, связи, медицине, биологии, в системах аварийного контроля ядерной энергетики

Устройство для решения комбинаторных задач // 1672466

Изобретение относится к вычислительной технике и может быть использовано при создании специализированных устройств обработки информации

Каскадное устройство ортогонального типа для сдвигов многоразрядных операндов // 1661757

Изобретение относится к вычислительной технике и может быть использовано при аппаратной реализации устройств нормализации (денормализации) мантисс числа в высокопроизводительных параллельных вычислительных системах с плавающей запятой

Устройство для сдвига информации // 1656524

Изобретение относится к вычислительной технике и может быть использовано в высокопроизволительных системах обр,, Ьотки информации Целью изобретения ягляется расширениг фу цпональкых возможностей за снег возможности задания двоичным кодом величины сдвига при разрядности устройства, че равной 2Р (о О 1 ...)

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Система связи с главной станцией и по меньшей мере одной подчиненной станцией // 2146065

Изобретение относится к системам связи между главной и подчиненными станциями

Устройство для формирования остатка по модулю от числа // 2157589

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах

Устройство для обработки нечеткой информации // 2158441

Изобретение относится к вычислительной технике и может применяться в системах управления в качестве спецвычислителя с целью принятия решений в условиях неопределенности, а также при оперативном управлении технологическими процессами по нечетким алгоритмам

Устройство n-кратного дифференцирования // 2160922

Изобретение относится к вычислительной технике и может быть использовано в спецвычислителях для вычисления производных

Способ цифровой обработки сигналов и устройство для его осуществления // 2163391

Изобретение относится к области вычислительной техники и предназначено, в частности, для цифровой обработки массивов данных в реальном масштабе времени

Устройство для многократного дифференцирования (его варианты) // 2187837

Электронно-вычислительное устройство // 2192037

Изобретение относится к электронно-вычислительной технике

Устройство для формирования субоптимального размещения и его оценки // 2193796

Изобретение относится к области цифровой вычислительной техники и предназначено для моделирования комбинаторных задач при проектировании радиоэлектронной аппаратуры, автоматизированных систем управления и средств электронной вычислительной техники

Арифметические операции в системе обработки данных // 2225638

Изобретение относится к системам обработки данных, которые осуществляют арифметические операции