Устройство контроля и коррекции адресных сигналов для памяти последовательного действия

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (s1)s G 11 С 29/00, 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

;)() ь,, ОПИСАНИЕ ИЗОБРЕТЕНИЯ! (М) и

1(Л

1 зом.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4808339/24 (22) 08.01.90 (46) 15.04.92, Бюл, № 14 (71) Калужский научно-исследовательский институт телемеханических устройств (72) В.Е. Галкин, В,В. Квашенников и А.К, Шабанов (53) 681.327.6 (088.8) (56) Шигин А.Г„Дерюгин А.Л. Цифровые вычислительные машины, — М„ Энергия, 1975, с. 355.

Авторское свидетельство СССР

¹ 903989, кл. G 11 С 21/00, 1980, Изобретение относится к запоминающим устройствам и может быть использовано в вычислительной технике, а также в аппаратуре обработки цифровой информа-. ции.

Целью изобретения является повышение надежности работы устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — временная диаграмма работы узлов устройства.

Устройство контроля и коррекции адресных сигналов для памяти последовательного действия содержит регистр 1 адреса, счетчик 2 синхроимпульсов, блок 3 сравнения, сумматор 4, блоки 5 элементов И, одновибратор 6, блок 7 формирования разряда четности, блок 8 контроля четности и тактовый вход 9.

Одновибратор 6 содержит элементы

ИЛИ вЂ” НЕ 10, задержки 11 и И 12, Блок 5 содержит элементы И 13 и 14.

Устройство работает следующим обра(54) УСТРОЙСТВО КОНТРОЛЯ И КОРРЕКЦИИ АДРЕСНЫХ СИГНАЛОВ ДЛЯ ПАМЯТИ ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ (57) Изобретение относится к запоминающим устройствам. Цель изобретения состоит в повышении надежности. Устройство содержит регистр 1 адреса, счетчик 2 синхроимпульсов, блок 3 сравнения, сумматор 4, блоков элементов И 5, одновибратор 6, блок

7 формирования разряда четности. В устройстве обеспечивается выборка адресов в памяти последовательного действия и при появлении сбоев в работе регистра адреса или счетчика синхроимпульсов осуществляется коррекция адреса. 2 ил.

Перед началом работы регистр 1 адреса уста на вл и ва ется в нулевое состоя н ие, разряды счетчика 2 синхроимпульсов — в нулевое состояние, за исключением младшего разряда, который устанавливается в единичное состояние, На младший разряд сумматора 4 подается единичный потенциал.

Таким образом, в исходном состоянии на входы блока 3 сравнения с выходов счетчика

2 синхроимпульсов и сумматора 4 подаются одинаковые коды.

Каждый импульс, поступающий на тактовый вход 9 устройства, соответствует одной адресной позиции, при этом в регистр 1 адреса записывается состояние счетчика синхроимпульсов 2, а счетчик 2 синхроимпульсов переводится в следующее состояние. В регистр 1 адреса также записывается разряд четности, формируемый блоком 7, равный сумме по модулю "2" разрядов счетчика синхроимпульсов 2. При отсутствии сбоев, на входах блока 3 сравнения присутствуют одинаковые коды и сигнал несовпа1727175 дения на выходе схемы отсутствует. Устройство работает в обычном режиме.

При сбое в работе устройства на входы блока 3 сравнения поступают отличающиеся коды. С его выхода выдается сигнал несовпадения и при отсутствии сбоев регистра 1 адреса, которые контролируются схемой контроля четности 8, одновибратор

6 вырабатывает импульс.

Длител ь ность формируемого импул ьса определяется элементом 11 задержки. При наличии сигнала на установочном втором входе одновибратора 6. данный сигнал, после прохождения элементов ИЛИ вЂ” НЕ 10, задержки 11, поступает на вход элемента И

12 и является запрещающим, следовательно импульс, при поступлении сигнала с выхода блока 8 контроля четности, одновибратором 6 не формируется.

Рассмотрим подробнее работу блока 5 элементов И при установке одного из разрядов счетчика 2. Импульс с выхода одновибратора 6 поступает на первый входы первого и второго элементов И, на вторые входы которых поступают сигналы с выходов сумматора 4. Элементы И 14 срабатывают при прямых сигналах на входах, с выхода элемента И импульс поступает на вход установки данного разряда счетчика 2.

Элемент И 13 срабатывает при прямом сигнале на первом входе и инверсном сигнале на втором входе. С его выхода импульс поступает на вход сброса этого же разряда. Таким образом, счетчик синхроимпульсов 2 устанавливается в состояние, соответствующее выходному коду сумматора

4, т.е. устанавливается правильное состояние счетчика 2 синхроимпульсов. При несовпадении сигналов на входах блока 3 сравнения в случае сбоя регистра 1 адреса, блок 8 контроля четности вырабатывает сигнал, который подается на установочный вход одновибратора 6 и счетчик 2 синхроимпульсов не переустанавливается.

5 Формула изобретения

Устройство контроля и коррекции адресных сигналов для памяти последовательного действия, содержащее регистр адреса, выходы которого являются адресными вы10 ходами устройства, счетчик синхроимпульсов, выход которого подключен к первому входу блока сравнения, о т л и ч а ю щ е е— с я тем, что, с целью повышения надежности устройства, в него введены сумматор, 15 блоки элементов И по числу разрядов счетчика синхроимпульсов, одновибратор, первый вход и выход которого соединены соответственно с выходом блока сравнения и с первыми входами блоков элементов

20 И, вторые входы блоков элементов И соединены с соответствующими выходами сумматора, блок формирования разряда четности, вход и выход которого соединены соответственно с выходом счетчика синхроимпуль25 сов и с вторым информационным входом регистра адреса, блок контроля четности, вход и выход которого соединены соответственно с выходом регистра адреса и с вторым входом одновибратора, первый и

30 второй выходы блоков элементов И соединены с соответствующими входами сброса и установки разрядов счетчика синхроимпульсов, тактовый вход которого соединен с тактовым входом регистра адреса и являет35 ся тактовым входом устройства, первый информационный вход и выход регистра адреса подключены соответственно к выходу счетчика синхроимпульсов и к входу су»матора, второй вход блока сравнения

40 соединен с выходом сумматора.

Ь 9

Ьл 6

Составитель С,Шустенко

Редактор Н. Каменская Техред M.Ìîðãåíòàë Корректор А. Осауленко

Заказ 1281 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Устройство контроля и коррекции адресных сигналов для памяти последовательного действия Устройство контроля и коррекции адресных сигналов для памяти последовательного действия Устройство контроля и коррекции адресных сигналов для памяти последовательного действия 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в электронной промышленности при изготовлении больших интегральных схем запоминающих устройств повышенной надежности

Изобретение относится к запоминающим устройствам и может быть использовано при построении ЗУ на динамических микросхемах памяти большой интеграции

Изобретение относится к вычислительной технике и может быть использовано для построения систем памяти повышенной надежности

Изобретение относится к вычислительной технике и может быть использовано для контроля ОЗУ

Изобретение относится к вычислительной технике и может быть использовано при построении памяти высоконадежных вычислительных систем, имеющий ограничения на энергопотребление

Изобретение относится к вычислительной технике/а именно к резервированным запоминающим устройствам, и может быть использовано при построении запоминающих устройств высоконадежных вычислительных машин

Изобретение относится к вычислительной технике и может быть использовано в системах контроля оперативных запоминающих устройств

Изобретение относится к измерительной технике, может быть использовано для измерения параметров аналоговых запоми2

Изобретение относится к вычислительной технике и микроэлектронике и может 'быть 14слользовано при производстве сверхбольших интегральных схем (СБИС) с встроенными средствами контроля и диагностики

Изобретение относится к цифровой вычислительной технике, а точнее - к регистрам , и может быть использовано в устройствах дискретной автоматики на потенциальных логических элементах в интегральном исполнении

Изобретение относится к вычислитель-: ной технике и может быть использовано дляТсоздания высокопроизводительных процессоров, в частности процессоров,осуществляющих параллельное суммирование равнознакового массива чисел

Изобретение относится к вычислительной технике, в частности к подсистемам обмена информацией вычислительных систем и многомашинных комплексов с шинной архитектурой

Изобретение относится к вычислительной технике и может быть использовано при построении линий задержек для цифровых фильтров

Изобретение относится к цифровой вычислительной технике и предназначено для формирования сигналов кадровой развертки , строчной развертки и коммутаиии видеосигнала матричного ЖК-экрана Целью изобретения является повышение надежности устройства

Изобретение относится к цифровой технике и может быть использовано при создании электронных линий задержки

Изобретение относится к технике запоминающих устройств, в частности к запоминающим устройствам динамического типа, и может быть использовано в системах сбора , регистрации и обработки информации Цель изобретения - повышение быстродействия устройства

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам , и может быть использовано в качестве мноогоотводной цифровой линии задержки с регулируемым временем задержки при построении цифровых фильтров, Целью изобретения является повышение быстродействия

Изобретение относится к автоматике и вычислительной технике и может быть применено в высокопроизводительных цифровых устройствах обработки информации

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех
Наверх