Устройство для преобразования кода

 

Изобретение относится к вычислительной технике и может найти применение в системах передачи цифровой информации. Цель изобретения - повышение помехоустойчивости устройства . Устройство содержит счетчики 1, 3, триггер , регистр 5, блоки 6,7 памяти, сумматоры 19-26 по модулю два, элементы НЕ 27,28, элементы ИЛИ-НЕ 29,30, элементы И-НЕ 31. 1 ил.

СОЮЗ СОВЕТСКИХ

06INIIIN

РЕСПУБЛИК (gg)g H 03 М 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н AS rOPCHOMY СВИДЕТЕЛЬСТВУ

\ а Ъ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

AO ИЗОБРЕТЕНИЯМ И ОТНРЫГИЯМ

APH ГКНТ СССР I (21) 4857277/24 (22) 07.08.90 (46) 23.05.92.Бюл. М 19 (71) Центральный научно-исследовательский институт связи (72) Б.U .Êîpäîíñêèé (53) 681 ° 325(088.8) (56) Авторское свидетельство СССР

N 1478339, кл. H 03 M 7/00, 1987.

Авторское свидетельство CCCP

N 1488965, кл. H 03 M 7/00, 1987.

„„SU,„, 1736005 Д 1

2 (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

КОДА (57) Изобретение относится к вычислительной технике и может найти применение в системах передачи цифровой информации. Цель изобретения - повышение помехоустойчивости устройства. Устройство содержит счетчики 1, 3, триггер 4, регистр 5, блоки 6,7 памяти, сумматоры 19-26 по модулю два, элементы НЕ 27,28, элементы ,ИЛИ-HE 29,30, элементы И-HE 31.

6005

3 173

Изобретение относится к вычислительной технике, в частности к уств ойствам для преобразования кода, и может найти применение в цифровых системах передачи информации °

Известно устройство для преобра.зования кода, содержащее блоки памя.ти, компараторы, триггеры, счетчики. .цешифраторы, коммутаторы и регистры, включенные между входными шинами информации и выходными шинами.

Недостаток известного устройства для преобразования кода состоит в значительной сложности его конструкции.

Наиболее близким по своей технической сущности к предлагаемому является устройство для преобразования кода, содержащее первый счетчик, под= соединенный входом установки нуля к входной шине начальной установки, второй счетчик, триггер, регистр, первый и второй блоки памяти, входные шины информации, входная шина тактовых импульсов, выходные шины, шину логической единицы, и шину логического нуля.

Недостаток известного устройства— для преобразования кода состоит в малой помехоустойчивости. Известное устройство не обеспечивает также достаточно высокое быстродействие, не позволяет кроме того, получить достаточно высокую достоверность преобразования, не обеспечивает также достаточно высокую информативность. "- На чертеже изображено устройство для преобразования кода.

Предлагаемое устройство для преобразования кода содержит первый счетчик 1, шину 2 начальной установки, второй счетчик 3, триггер 4, регистр 5, первый 6 и второй 7 бло" ки памяти, первую 8, вторую 9, третью

10 и четвертую 11 входные информаци-. онные шины, шину 12 тактовых импульсов, первую 13, вторую 14, третью

15 и четвертую 16 выходные шины, шину 17 логической единицы, шину 18 логического нуля, первый 19, второй

20, третий 21 и четвертый 22 сумматоры по модулю два, пятый 23, шестой 24, седьмой 25, восьмой 26 сумматоры по модулю два, первый 27, вто рой 28 элементы НЕ и второй 29 и первый 30 элементы ИЛИ-НЕ и элемент

И-НЕ )1.

Устройство работает следующим образом.

Групповой поток информации в па"

5 раллельном коде поступает по входным шинам 8 - 11 информации на пер вый 19, второй 20, третий 21 и четвертый 22 сумматоры по модулю два,на которые подается также групповой поток информации соответственно с восьмого 26, шестого 24, седьмого 25 и пятого 23 сумматоров. Информация с выходов первого 19, второго 20, третьего 21 и четвертого 22 сумматоров по модулю два записывается в регистр 5 соответственно по его первому, второму, третьему и четвертому информационным входам. Информация с выходов первого, второго, третьего и четвертого разрядов регистра 5 пос" тупает соответственно на первую 13, вторую 14, третью 15 и четвертую 16 выходные шины. Информация с выходов первого, второго и третьего разряя5 яов РегистРа 5 поступает соответственно на первый, третий и второй информационные входы первого блока 6 памяти, Информация с выходов третьего и четвертого разрядов регистра 5 подается на первый и второй информационный входы второго блока 7 памяти. На первый, второй, третий, чет" вертый, пятый и шестой адресные входы первого 6 и второго 7 блоков . памяти поступает информация соответственно с выходов второго, третьего и четвертого разрядов второго счетчика 3 и с выходов первого,. второго и третьего разрядов первого счетчика 1.

Информация с выхода четвертого раэ 0 ряда первого счетчика 1 поступает на седьмой информационный вход первого блока 6 памяти. Информация с выходов элемента И-НЕ 31 и первого элемента ИЛИ-НЕ 30 подается соответственно на входы разрешения выходных сигналов и на входы выбора кристалла пер" вого 6 и второго 7 блоков памяти, а информация с выхода второго элемента НЕ 28 - на входы разрешения записи-считывания первого 6 и второго 7 блоков памяти.

Первый 1 и второй 3 счетчики совместно с триггером 4 обеспечивают деление частоты последовательности тактовых импульсов, поступающей по шине 12 тактовых импульсов. При этом ., фазирование триггера 4 и первого 1 и второго 3 счетчиков осуществляется „

173 сигналом начальной установки, посту- пающим через достаточно большие интервалы времени по входной шике 2 начальной установки, Последователь- . ность тактовых импульсов с шины 12 тактовых импульсов подается через первый элемент HE 27 на первый эле" мент 3.0, на который поступает также сигнал с прямого выхода триггера 4.

Сигнал с прямого выхода триггера 4 подается, кроме того, на элемент

И-НЕ 31, на который через второй элемент HE 28 проходит сигнал с выхода первого разряда второго счетчика 3. При этом сигналы с выходов первого и третьего разрядов второго счетчика 3 и с инверсного выхода триггера проходят на вход синхронизации регистра 5.

Информация с первого 6 и второго

7 блоков памяти поступает на пятый

23, седьмой 25, восьмой 26.и шестой

24 сумматоры, которые совместно с первым 19, вторым 20, третьим 21 и четвертым 22 сумматорами и регистром 5 обеспечивают статистическое преобразование входной информации.

Это преобразование заключается в сложении входной информации с псевдослучайной, в результате чего на выходных шинах 13 - 16 формируется квазислучайный сигнал, обладающий большей помехоустойчивостью по сравнению с исходным информационным сигналом.

6 выход триггера соединен с входами синхронизации первого и второго счетчиков, первым входом второго элемента ИЛИ-HE и информационным входом триггера, вход установки нуля которо- нр подключен к шине начальной установки, вход синхронизации триггера объединен с входом первого элемента НЕ и подключен к шине тактовых импульсов, выход первого элемента НЕ соединен с вторым входом первого элемента ИЛИ-НЕ, выход второго элемента НЕ соединен с вторым входом !

5 элемента И-HE и входами разрешения записи-считывания, первого и второго блоков памяти, выход первого разряда второго счетчика соединен с входом второго элемента HE и вторым входом. второго элемента ИЛИ-НЕ, выход которого соединен с входом синхронизации регистра, выход второго разряда второго счетчика соединен с первыми адресными входами первого и второго блоков памяти, выход третьего разряда второго счетчика соединен с третьим входом второго элемента ИЛИНЕ и вторыми адресными входаии первого и второго блоков памяти, выход четвертого разряда второго счетчика соединен с третьими адресными вхоt дами первого и второго блоков памяти, выход переноса второго счетчика подключен к входу переноса первого счетчика, выходы первого, второго и

55

Формула изобретения

Устройство для преобразования ко; да, содержащее счетчики,,входы уста. новки нуля которых объединены и подключены к шине начальной установки, триггер, регистр, блоки памяти, входные и выходные информационные шины и шину тактовых импульсов, о тл и ч а ю щ. е е с я тем, что, с . целью повышения помехоустойчивости устройства, в него введены сумматоры по модулю два, элемент НЕ, элемент

ИЛИ-НЕ, элемент И-НЕ, шина логической единицы и шина логического нуля, прямой выход триггера соединен с первыми входами элемента И-НЕ и первого элемента ИЛИ-НЕ, выход которого. соединен с входами выбора кристалла первого и второго блоков памяти, выход элемента И-НЕ соединен с входами разрешения выходных сигналов первого и второго блоков памяти, инверсный третьего разрядов которого соединены соответственно с четвертым, пятым и шестым адресными входами первого и второго блоков памяти, выход четвертого разряда первого счетчика соединен с седьмым адресным входом первого блока памяти, первые входы первого-четвертого сумматоров по модулю, два подключены к одноименным входным информационным шинам, выходы первого-четвертого сумматоров по модулю два соединены с одноименными инфор— мационными входами регистра, выходы первого, третьего, второго и четвертого разрядов которого соединены со" ответственно с первым информационным входом первого блока памяти, вторым информационным входом первого блока памяти и первым инфор" мационным входом второго блока памяти, третьим информационным входом первого блока памяти и вто-" рым информационным входом второго блока памяти.и подключены к одноименным выходным информационным

17360

Составитель Н.бочарова Редактор Н.Тупица Техред И,дидык Корректор С.Шекмар. За.каз 1824 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям ври ГКНТ СССР

113035, Москва, Ж-35 ° Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,301 шинам, выходы первого, второго и третьего разрядов первого блока памят ти соединены соответственно с первыми входами пятого и шестого сумматоров по модулю два, первым входом седьмого сумматора по модулю .два и вторыми входами пятого и седьмого сумматоров по модулю два, выходы первого и второго разрядов второго блояа памяти соединены, соответственно с первым входом восьмого сумматора по модулю два и вторыми входами шестого и восьмого сумматоров по модулю два, з. выходы пятого, шестого, седьмого и восьмого сумматоров по модулю два соединены с вторыми входами соответ05 8 ственно третьего, второго, четверть» ,ro и первого сумматоров пь модулю два, вход установки единицы триггера, вход разрешения параллельной записи регистра, вход разрешения счета и вход параллельной загрузки первого счетчика, вход разрешения счета, . вход пер носа и вход параллельной загрузки второго счетчика подключены к шине логической единицы, восьмой адресный вход и четвертый информационный вход первого блока памяти, седьмой и восьмой адресные входы и третий и четвертый информа" ционные входы второго. блока памяти, подключены к шине логического нуля.