Ассоциативное запоминающее устройство

 

Изобретение относится к технике хранения информации. Оно позволяет ассоциировать пары двоичных кодов. Устройство содержит матрицу блоков оперативной памяти , логические элементы И на выходе устройства , входы каждого из которых соединены с выходами блоков оперативной памяти соответствующих им строк матрицы, и блок формирования псевдослучайных адресов , входы которого являются входами опроса устройства, а выходы через мультиплексоры соединены с адресными входами блока оперативной памяти, соответствующего каждому выходу столбца матрицы. Устройство имеет высокое быстродействие и допускает использование микросхем высокой степени интеграции, Устройство может быть использовано в ЭВМ, информационных , управляющих и распознающих системах , системах искусственного интеллекта. 1 ил. Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 15/00 11

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДETEflbCTBY (21) 4715833/24 (22) 06,07.89 (46) 15,06.92. Бюл. N 22 (71) Северо-Западный заочный политехнический институт (72) B.Ô. Соломатин (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

N. 496957, кл. G 11 С 15/00, 1975.

Авторское свидетельство СССР

N499762,,кл. G 11 С 15/00, 1975, (54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО (57) Изобретение относится к технике хранения информации. Оно позволяет ассоциировать пары двоичных кодов. Устройство содержит матрицу блоков оперативной паИзобретение относится к технике хранения информации и может быть использовано в вычислительных, управляющих, информационных системах и распознающих устройствах для ассоциирования пар двоичных кодов.

Известно ассоциативное запоминающее устройство содержащее матрицу адресных запоминающих модулей, причем адресные входы модулей, входящих в отдельную строку матрицы, параллельно соединены с выходами соответствующего этой строке дешифратора, входы которого соединены с соответствующими этому дешифратору выходами регистра опроса, а одноименные разрядные выходы микросхем, входящих в отдельный столбец матрицы, соединены с соответствующим номеру разряда детектором.

Недостатком этого устройства является

его сложность. В нем должно использовать„., Ж, „1741175А1 мяти, логические элементы И на выходе устройства, входы каждого из которых соединены с выходами блоков оперативной памяти соответствующих им строк матрицы, и блок формирования псевдослучайных адресов, входы которого являются входами .опроса устройства, а выходы через мультиплексоры соединены с адресными входами блока оперативной. памяти, соответствующего каждому выходу столбца матрицы. Устройство имеет высокое быстродействие и допускает использование микросхем высокой степени интеграции, Устройство может быть использовано в 3ВМ, информационных, управляющих и распознающих системах, системах искусственного интеллекта. 1 ил. ся N детекторов и N/n микросхем памяти (где N — число записываемых ассоциаций, и — число разрядных выходов одной микросхемы памяти). Для большинства выпускаемых микросхем памяти п=1. Если же п>1, то оно не велико. Поэтому при большом N будет велико число детекторов и число микросхем памяти.

Кроме того, необходимо отслеживать свободные ячейки ассоциативной памяти и формировать сигналы, выделяющие ячейки, При большом числе адресных входов микросхем неэффективно используется их емкость.

Известно также ассоциативное запоминающее устройство, аналогичное по конструкции вышеописанному, в котором регистр опроса дополнен регистром-счетчиком, указывающим номер ассоциации, записываемой в определенном разряде запоминающих модулей, что позволяет

1741175 уменьшить избыточность при использовании микросхем с большим числом разрядных входов.

Этому устройству присущи те же недостатки, что и вышеописанному устройству.

Кроме того, в нем усложнены процедуры записи и считывания и снижено быстродействие вследствие необходимости перебора состояний дополнительного регистра при опросе, Наиболее близким к изобретению является устройство, содержащее регистр опроса и матрицу модулей оперативной памяти, разрядные шины которых подключены к входам логических схем И, а адресные входы подключены к выходам блока преобразования кода опроса, содержащего сумматоры по модулю два.

Недостатки известного устройства— сложность при изготовлении его из серийно выпускаемых интегральных микросхем и низкое быстродействие. При большой емкости в устройстве должно использоваться большое количество детекторов и микросхем памяти и не могут использоваться микросхемы с большим числом адресных шин, поскольку модули памяти не содержат встроенных дешифраторов. Необходимо также отслеживать свободные ячейки и формировать сигналы, выделяющие ячейки, 30

40 ния — упрощение ассоциющего устройства и поодействия, ь достигается тем, что в ны мультиплексоры по трицы блоков оперативк формирования псевдовыполнен в виде группы псевдослучайных кодов, мирователей псевдослулючены к входам опроса

ы соединены с информапервой группы соответстксоров, информационные пы и управляющий вход оответственно адресныом выбора режима устные входы блоков и каждого столбца накоы к выходам соответству50

При записи асса ются последовате го нужны специал

При считывании раются разрядны ной памяти. Кром является лишь нак построения функ

ЗУ нужно дополн накопителем, Цель изобрет ативного запомин вышение его быст

Указанная це устройство введ числу столбцов м ной памяти, а бл случайных адресо формирователей причем входы фо чайных кодов под устройства, а выхо ционными входам вующих мультипл входы второй гру которых являются ми входами и вхо ройства, адре оперативной памя пителя подключен иации. адреса перебираьно {для обеспечения ченые схемы управления). оследовательно перебишины модулей оперативтого, данное устройство пителем признаков. Для ионально законченного ть его информационным

25 ющего мультиплексора, входы выборки блоков оперативной памяти каждого столбца накопителя являются соответствующим информационным входом устройства, информационные входы и входы записи/считывания блоков оперативной памяти являются соответственно установочным входом и входом записи/считывания устройства.

На чертеже приведена схема устройства.

Устройство содержит матрицу 1 блоков

2 оперативной памяти с встроенными дешифраторами. Каждый информационный вход 3 устройства соединен с входами выбора микросхемы блоков 2 оперативной памяти соответствующей ему строки матрицы 1.

Выходы блоков 2 оперативной памяти строки матрицы 1 соединены с входами соответствующего строке элемента И 4. Выходы элементов И 4 являются выходами устройства. Бло.; 5 формирования псевдослучайных адресов состоит из однотипных формирователей 6 псевдослучайных кодов, одноименные группы входов которых соединены параллельно и составляют часть входов 7 опроса устройства. Выходы блоков 6 формирования псевдослучайных кодов соединены с первыми входами группы двухвходовых мультиплексоров 8, выходы которых соединены с входами дешифраторов блоков 2 оперативной памяти, соответствующих группам мультиплексоров 8 столбцов матрицы 1. Разрядные входы всех блоков оперативной памяти объединены в один общий вход 9, являющийся установочным входом устройства, Входы "Запись/считывание" блоков 2 оперативной памяти объединены в один общий вход 10, являющийся входом записи/считывания устройства. Вторые входы групп мультиплексоров 8 соединены параллельно и точки соединения являются адресным входом 11. Входы управления всех групп мультиплексоров объединены в один общий вход 12.

Число столбцов матрицы 1 блоков 2 оперативной памяти зависит от заданной вероятности ошибки и отношения числа записанных ассоциаций к емкости блока 2 оперативной памяти и определяется специальным расчетом.

Устройство функционирует следующим образом.

Перед началом записи ассоциаций в модули блоков 2 оперативной памяти заносят нули. Для этого на вход 9 подают "0", на вход

10 сигнал записи, на все входы 3 сигналы, разрешающие доступ к блокам 2, на вход 12 — сигнал, обеспечиваюи;ий соединение адресного входа 11 с вы,од": IN групп мульти1741175

45

55 плексоров 8, после чего на адресный вход

11 в автоматическом режиме подают адресные коды, причем перебираются все адреса.

При записи ассоциаций на вход 10 подают сигнал записи, на вход 9 — "1", на вход 12— сигнал, обеспечивающий соединение выходов формирователей 6 псевдослучайных кодов с адресными входами блоков 2 оперативной памяти, на входы 3 — информацион н ый код, на входы 7 оп роса — код-признак. По адресам, выдаваемым блоком 5 формирования псевдослучайных адресов, осуществляется запись единиц в тех блоках

2 оперативной памяти, на которые поступают единицы с входов. Содержимое остальных блоков 2 оперативной памяти остается без изменения. Вес ассоциации записываются одинаковым образом.

При опросе на входы 7 опроса подают код-признак и производится считывание из блоков 2 оперативной памяти. На выходах логических элементов И 4 возникает код, ассоциированный с признаком (в пренебрежении малой вероятностью случайной ошибки).

Положительный эффект от использования изобретения заключается в повышении быстродействия и расширении функциональных возможностей систем.

Формула изобретения

Ассоциативное запоминающее устройство, содержащее накопитель, организованный в виде матрицы блоков оперативной памяти, группу элементов И, входы каждого из которых соединены с выходами блоков оперативной памяти соответствующей строки накопителя, выходы элементов И

5 группы являются информационными выходами устройства, блок формирования псевдослучайных адресов, входы которого являются входами опроса устройства, о т ли ч а ю щ е е с я тем, что, с целью упрощения

10 и повышения быстродействия устройства, в него введены мультиплексоры по числу столбцов матрицы блоков оперативной памяти, а блок формирования псевдослучайных адресов выполнен в виде группы

15 формирователей псевдослучайных кодов, причем входы формирователей псевдослучайных кодов подключены к входам опроса устройства, а выходы соединены с информационными входами первой группы соответ20 ствующих мультиплексоров, информационные входы второй группы и управляющий вход которых являются соответственно адресными входами и входом выбора режима устройства, адресные входы

25 блоков оперативной памяти каждого столбца накопителя подключены к выходам соответствующего мультиплексора, входы выборки блоков оперативной памяти каждой строки накопителя являются соответст30 вующим информационным входом устройства, информационные входы и входы записи-считывания блоков оперативной памяти являются соответственно установочным входом и входом записи-считывг35 ния устройства, 45

Составитель В.Соломатин

Техред М.Моргентал

Корректор Н,Ревская

Редактор М.Бандура

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Заказ 2088 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениями открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5