Запоминающее устройство

 

Изобретение относится к вычислительной технике, а именно к запоминающим ус010 тройствам на биполярных транзисторах. Целью изобретения является повышение быстродействия и надежности устройства. Поставленная цель достигается тем, что запоминающее устройство содержит второй ограничительный диод 21, третий и четвертый нагрузочные резисторы 17 и 18 с соответствующими связями. В блоке 12 компенсации разброса параметров, резисторы 15-19 равны или кратны по сопротивлению нагрузочным резисторам 4 и 5 элементов 1 памяти, что позволяет использовать в блоках 12 резисторы , структура которых, а следовательно, и уход параметров полностью идентичны структуре и уходу параметров резисторов 4 & Ё VJ ся 00 Ј

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 11 С 11 /40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ql

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4840218/24 (22) 18.06.90 (46) 30.07,92, Бюл. hL 28 (71) Науч но-исследовательский институт молекулярной электроники (72) С.M.Èãíàòüåâ (56) Валиев К.А., Орликовский А,А. Интегральныесхемы памяти на биполярных транзисторных структурах, М.: Сов.радио, 1979, с.115, рис,4.23.. -Авторское свидетельство СССР

f+ 13661630, кл. G 11 С 11/40, 1986. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислитель ной технике, а йменно к запоминающим ус„„59„„1751814 А1 тройствам на биполярных транзисторах.

Целью изобретения является повышение быстродействия и надежностй устройства. Поставленная цель достигается тем, что запоминающее устройство содержит второй ограничительный диод 21; третий и четвертый нагруэочные резисторы 17 и 18 с соответствующими связями. В блоке 12 компенсации разброса параметров; резисторы 15-19 равны или кратны по сопротивлению нагруэочным резисторам 4 и 5 элементов 1 памяти, что позволяет использовать в блоках 12 резисторы, структура которых, а.следовательно, и уход параметров полностью идентичны структуре и уходу параметров резисторов 4

1751814

20

50 и 5. За счет этого обеспечивается компенсация дестабилизирующих воздействий внешних факторов при эксплуатации и отклонений от

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на биполярных транзисторах.

Известны запоминающие устройства, содержащие в качестве накопителя информации матрицу элементов памяти, каждый из которых состоит из двух транзисторов с перекрестно связанными базовыми и кол- лекторными выводами.

Недостатком указанных устройств является их низкая надежность функциониро.вайия, связанная с наличием возможности рассогласования уровней напряжений в элементах памяти и уровня опорного напряжения считывания при разбросе параметров элементов памяти.

Наиболее близким к предлагаемому является запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых обьединены и яв.ляются выводом питания элемента памяти, анод первого огранйчительного диода является входом выборки элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации разброса параметров, состоящий из двух ключевых транзисторов, первого ограничительного диода, двух нагрузочных резисторов и компенсирующего резистора, первый вывод которого соединен с базами первого и второго . ключевых транзисторов, эмиттеры которых подключены к первой и второй разрядным шинам устройства соответственно, коллекторы ключевых транзисторов соединены с катодом первого ограничительного диода, анод которого является входом выборки устройства и соединен с первым выводом первого нагрузочного резистора, второй вывод номинальных технологических процессов и ри и роизводстве, 2 ил. которого соединен с первым выводом второго нагрузочного резистора и вторым выводом компенсирующего резистора, второй вывод второго нагрузочного резистора сое5 динен с катодом первого ограничительного диода.

Функциональная надежность устройства-прототипа достигается за счет" эквивалейтности блока компенсации параметров и элементов памяти, что позволяет получить высокую степень соответствия уровня опорного напряжения на базах ключевых транзисторов блока компенсации параметров уровня. логических напряжений на базах ключевых транзисторов в выбранном элементе памяти, Конструкция блока компенсации разброса параметров такова; что взаимное расположение уровня опорного напряжения и логических напряжений в элементе памяти стабильно в условиях различных дестабилизирующих воздействий в установившемся режиме считывания, однако нарушается при переходном процессе во время смены элемента памяти. Это приво25 дит к снижению быстродействия особенно в случае, когда переключение -ранее выбранного элемента памяти в режим хранения происходит быстрее, чем процесс выборки нового элемента памяти. При этом в течение достаточно длительного. периода времени уровень на базах ключевых транзисторов блока компенсации параметров; сохраняя свое положение, установившееся в статическом режиме, оказывается выше логических уровней в преждевыбранном элементе памети, уже перешедшем в режим хранения, и в еще не выбранном подлежащем считыванию элементе памяти. На разрядных ши нах зайомйнающего устройства в течение

40 этого периода устанавливаются одинаковые уровни нап ряжений, формируемые ключевыми транзисторами блока компенсации разброса параметров, что и приводит к увеличению задержкй появления нового ин45 формационного сигнала.

Кроме того, в устройстве-прототипе большое различие номинальных сопротивлений резисторов элементов памяти и блока компенсации разброса параметров. В этом блоке нагрузочные резисторы и компенсирующий резистор должны быть меньше нагрузочных резисторов элементов памяти

1751814 примерно в два и четыре раза соответствен- компенсирующего резистора и первым выно. При некоторых вариантах реализации . водом третьего нагрузочного резистора, устройства прототипа по интегральной тех-:; второй вывод которого соединен с коллектонологии это приводит к снижению надежно- ром первого ключевбго транзистора и персти работы запоминающего устройства, 5 вым выводом четвертого нагрузочного которое заключается в повышении чувстви- резистора, второй вывод которого соединен тельности устройства к внешним воздейст- с базой первого ключевого транзистора и виям при эксплуатации и к отклонениям от вторым выводом второго нагрузочного реноминального технологического. процесса зистора, первый вывод которого соединен с при производстве, что обусловлено разли-. 10 коллектором второго ключевого транзисточием Зависимостей сопротивлений резисто- ра и катодом второго ограничительного диров элемента памяти и блока компенсации ода. разброса параметров от внешних воздейст- . Ha фиг.1 изображена принципиальная вий и технологических отклонений. электрическая схема запоминающего устЦелью изобретения является повыше- 15 ройства; на фиг,2 — временные диаграммы ние быстродействия и надежности устрой- логических напряжений в элементах памяти ства. и блоках компенсации разброса параметров

Поставленная цельдостигается тем,что при смене элементов памяти в предлагаев запоминающем устройстве, содержащем мом устройстве и устройстве-прототипе. элементы памяти, каждый из которых саста- 20 Запоминающее устройство содержит ит из двух ключевых транзисторов, двух на- элементы 1 памяти, каждый из которых согрузочных резисторов, первого и второго стоит из двух ключевых транзисторов 2 и 3, ограничительных диодов, катоды которых двух нагрузочных резисторов 4 и 5, первого соединены с первыми выводами первого и и второго ограничительных диодов 6 и 7, второго нагрузочных резисторов соответст- 25 катоды которых соединены с первыми вывовенно, базами второго и первого ключевых дами первого и второго нагрузочных резитранзисторов соответственно и коллектОра- сторов 4 и 5 соответственно, базами второго ми первого и второго ключевых транзисто- и первого" ключевых транзисторов 3 и 2 соров соответственно, первые эмиттеры ответственно и коллекторами первого и вто- которых объедйнены и являются, выводом 30 рого ключевых транзисторов 2 и 3 питания элемента памяти, анод первого or- соответственно, первые эмиттеры которых раничительного диода является входом раз- объединены и являются выводом 8 питания броса элемента памяти и соединен с анодом элемента 1 памяти. Анод первого ограничи- второго ограничительного диода и вторыми тельногодиодабявляется входом9выборки выводами первого и второго нагрузочных 35 элемента 1 памяти и соединен с анодом резисторов, вторые эмиттеры первых и вто- второго ограничительного диода 7 и вторырыхключевыхтранзистороввсехэлементов ми выводами первого и второго нагрузочпамяти подключены к первой и второй раз-. ных резисторов,4 и 5. Вторые эмиттеры ,рядным шинам устройства соответственно, первых и вторых ключевых транзисторов 2 блок компенсации разброса параметров, 40 и 3 всех элементов 1 памяти подключены k состоящий из двух ключевых транзисторов, первой и второй разрядным шинам 10 и 11 первого ограничительного диода, двух на- устройства соответственно. В состав запо.грузочных резисторов и компенсирующего минающего устройства входит также блок резистора, первый вывод которого соеди-: 12 компенсации разброса параметров, сонен с базами первого и второго ключевых 45 стоящий из двух ключевых транзисторов 13 транзисторов, эмиттеры которых подключе- и 14, четырех нагрузочных резисторов 15ны к первой и второй разрядным шинам 18, компенсирующего резистора 19 и двух устройства соответственно, коллектор пер- ограничительных диодов 20 и 21, Первый

soro ключевого транзистора соединен с ка- вывод компенсирующего резистора 19 соетодом первого ограничительного диода; 50 динен с базами первого и второго ключевых анодкоторогоявляется входомвыборкиус- транзисторов 13 и 14, эмиттеры которых тройства и соединен с первым выводом пер- подключены к первой и второй разрядным вого нагрузочного резистора, второй вывод шинам 10 и 11 устройства соответственно, а которого соединен с первым выводом вто- коллекторы соединены с катодами первого рого нагрузочного резистора, в блок ком- 55 и второго ограничительных диодов 20 и 21 пенсации разброса параметров введены соответственно, аноды которых соединены . третий и четвертый нагрузочные резисторы, с первыми выводами первого и третьего навторой ограничительный диод, анод которо- грузочных резисторов 15 и 17, вторым вывого соединен с анодом первого ограничи- дом компенсирующего резистора 19 и тельного диода, вторым выводом является входом 22 выборки устройства.

1751814

Второй вывод первого нагрузочного резистора 15 соединен с первым выводом второго нагрузочного резистора 16 и катодом первого ограничительного диода 20. Второй вывод третьего нагрузочного резистора 17 соединен с первым"выводом четвертого йагрузочного резистора 18 и катодом второго ограничительного диода 21. Вторые выводы второго и четвертого нагрузочнйх резисторов 16 и 18 подключены к объединенным базам ключевых транзисторов 13 и 14.

Запоминающее устройство работает следующим образом, Каждый элемент 1 памяти- йредстэвляет собой RS-триггер ЗСЛ-типа, В режиме храйения информации состояния триггеровэлементов 1 памяти — поддерживаются за счет протекания в них токов, поступающих в элементы 1 памяти через выводы 8 питания, В режиме записи информации выборка нужного элемента 1 памяти осуществляется посредством повышения потенциала на соответствующем входе 9 выборки. Для установки выбранного элемента 1 памяти в требуемое состояние в одну из разрядных шин 10 и 11 включается ток записи. Ток записи включается в ту разрядную шину 10 или 11, к которой подключен второй эмиттер ключевого транзистора 2 или 3 выбранного элемента 1 памяти, у которого в соответствии с поступающей информацией в результате записи на базе должен установиться высокий потенциал. Уровень напряжения на входе 22 выборкй устройства" равен напряжейию на входах 9 выборки невыбранных элементов 1 памяти. Этот уровень в режиме записи информации лежит ниже нижнего уровня напряжения на базах ключевых транзисторов 2 и 3 выбранного элемента 1 памяти, Таким образом, среди транзисторов 2, 3, 13 и 14, эмиттеры которых подключены к разрядной шине 10 или

11 с включенным током записи, самый высокий потенциал нэ базе имеет транзистор 2 или 3 выбранного элемента 1 памяти при любом его состоянии и, следовательно, ток записи ответвляется в эмиттер этого транзистора 2 или 3, что приводит к установке выбранного элемента 1 памяти в требуемое состояние. В режиме считывания информации вь|борка элемента 1 памяти осуществляется так же, как в режиме записи. На входе 22 выборки устройства устанавливается напряжение, равное напряжению на входе 9 выборки выбранного элемента 1 памяти. В обе разрядные шины 10 и 11 включаются токи считывания, Ток считывания, включенный в узел, соответствующий второму эмиттеру транзистора 2 или 3 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего ключевого транзистора 13 или 14 блока 12 компенсации разброса параметров, так как в момент включения тока считывания этот транзистор имеет самый высокий базовый потенциал, Ток считывания, включенный в узел. соответствующий транзистору 2 или 3. выбранного элемента 1 памяти базах транзисторов 13 и 14 полностью протекает в выбранный элемент 1. памяти. В результате описанного распределения токов считывания на разрядных шинах 10 и 11 формируются логические напряжения в соответствии с состоянием выбранного элемента 1 памяти. На шине 10 или 11, где ток считывания протекает в транзистор 13 или 14 блока

12 компенсации разброса параметров, формируется напряжение низкого логического уровня, равное напряжению на базе транзисторов .

13 и 14 минус напряжение между базой и

20 эмиттером соответствующего транзистора 13 или 14, а нэ другой разрядной шине 10 или 11 формируется напряжение высокого логического уровня, равное высокому базовому уровню в выбранном элементе 1 памяти минус напряжение между базой и эмиттером соответствующего транзистора 2 или 3.

30 Блок 12 компенсации разброса параметров выполняет две функции: формирование информационной разности потенциалов на разрядных шинах 10 и 11 и предотвращение включения хотя бы части тока считывания в

35 закрытый транзистор 2 или 3 выбранного элемента 1 памяти, которое может. привести к самопроизвольному его опрокидыванию;

При формировании базового напряжения транзисторов 13 и 14 ток считывания, включенный в блок 12 компенсации параметров, разделяется на базовый и коллекторный токи проводящего его транзистора 13 или 14. Если это транзистор 13, коллекторный ток протекает в цепи из параллельно соединенных резистора 15 и диода 20, а если транзистор 14 — в

45 цепи из резистора 17 и диода 21. Базовый ток транзисторов 13 и 14 при любой считываемой информации протекает в цепи из параллельно-последовательно-соединенных резисторов

15-19, Такое распределение токов происходит вследствие того, что в условиях обычного для транзисторов 13 и 14 нормального активного режима, при котором коллекторный ток по величине превосходит базовый, открыт

55 только тот из диодов 20 и 21, который подключен к коллектору транзистора 13 или 14, проводящего ток считывания.

Для обьяснения прийципа формирования базового напряжения транзисторов 13 и 14 выведены следующие выражения: свысоким базовым потенциалом,,по завер10 шении формирования уровня напряжения на

1751814

О61= - 9 1 4 16;

ОбО=U9 Одэп

/ (1) (2) Обк = О22— (3) О61 + Ueo 1

О9 2 (Одэп + 4 б) (4) 55

Тождественность выражений (3) и (4) достигается при обеспечении равенства соответствущих коэффициентов при параметрах

Одэп, Одьк и le, так как в силу эквивалентгде Ue1 и Ueo — соответственно высокий и низкий уровни на базах транзисторов 2 и 3 выбранного элемента 1 памяти;

Ug — напряжение на входе 9 выборки "0 элемента 1 памяти, выбранного для считывания;

R4- номинальное сопротивление нагрузочных резисторов 4 и 5 элементов 1 памяти; .. 15

815 — номинальное сопротивление первого и третьего нагрузочных резисторов 15 и 17 блока компенсации разброса параметров;

816 номинальное сопротивление вто- 20 рого и четвертого нагрузочных резисторов

16 и 18 блока 12;

R1g — номинальное сопротивление компенсирующего резистора 19;

te — базовый ток открытых транзисторов 25

2 и 3 выбранного элемента 1 памяти и транзисторов 13 и 14 блока 12 компенсации разброса параметров;

Одэп и ОдБк — соответственно напряжения на открытом диоде 6(7) выбранного 30 элемента 1 памяти и открытом диоде 20 (21) блока 12 компенсации разброса параметров;

Обк — напряжение на базах транзисторов 13 и 14 блока 12 компенсации разброса 35 параметров;

U22 — напряжение на входе 22 выборки устройства, в режиме считывания информации 022=Ug.

Из выражений (1), (2) и (3) видно, что 40 положение уровня опорного напряжения

Обк относительно УРовней О61 и Ueo опРеделяется соотношением номинальных сопротивлений рассматриваемых резисторов

15 — 19. Наиболее оптимальное выполнейие 45 обеих функций блоком 12 компенсации разброса параметров достигается, когда базовое напряжение транзисторов 13 и 14 — Обк — занимает среднее положение между высоким и низким уровнями напряжений в вы- 50 бранном элементе 1 памяти, т.е. при Обк, равном полусумме U61 и Ueo: ности диодов 6, 7 и 20, 21 Одэп Оапек и

О9=О22 г119 (Р,15 + R16

В16 В)9 7гRts + Rte Rte + Ring

R)e (19 + Н15 + 16 1

В16 R)g (К\5 ++R16 ÄÍ16 + R19 )

= %.(6)

Подстановкой выражения (5) в выражение (6) легко установить, что R16 равно R4.

Следовательно, в блоке 12 компенсаций разброса параметров второй и четвертый нагрузочные регистры 16 и 18 должны быть эквивалентны первому и второму нагрузочным резисторам 4 и 5 элементов 1 памяти.

Уравнение (5) не имеет однозначного решения для R15 и В19, получение которого требует введения дополнительных условий, В качестве такого условия может быть выдвинуто требование равенства эквивалентных сопротивлений резистивных цепей, шунтирующих ограничительные диоды 20 и

21, их аналогам в элементах 1 памяти — сопротивлению резисторов 4 и 5:

15 + R16 R16 + R19 + R16 <19 Р (7)

Я15

Я15 + "16 R15 + 816 + 2Й19

Совместное решение уравнений (5) и (7) позволяет найти номинальное сопротивление остальных резисторов блока 1 2 компенсации разброса параметров: R15=2R4, В19=ЗВ4/2. Подставив найденные соотношения сопротивлений в выражения (3) и (4), легко установить тождественность их правых частей.

Запоминающее устройство допускает смену элементов 1 памяти в режиме считывания, При этом после того, как напряжение на преждевыбранном входе 9 опустится до такой степени, что высокий базовый уровень напряжения в преждевыбранном элементе 1 памяти сравняется с уровнем напряжения на базах транзисторов 13 и 14, ток считывания, ранее полностью протекавший в элементе 1 памяти, начинает Ответвляться в блок 12. В результате появления дополнительного тока в резисторах 16, 18 и

19 снижается уровень базового напряжения транзисторов 13 и 14. Минимальный уровень этого напряжения достигается, когда в блоке 12 протекают оба тока считывания:

Обкмин = Ug Ч + 2К19 ° (8)

Подставив в выражение (8) найденные выше соотношения номинальных сопротивлений резисторов, легко установить, что

Об,... смещено относительно номинального значения Обк, равного полусумме базовых напряжений в выбранном элементе 1 памяти, на величину одной четверти от ло175 1 814

10 ода

11 гического перепада в выбранном элементе 1 памяти. Опускание базового уровня транзисторов 13 и 14 при смене элементов 1 памяти приводит к более раннему пересечению этого уровня повышающимся высоким базовым .уровнем элемента 1 памяти (фиг,2). Это ускоряет процесс формирования информационной разности потенциалов на разрядных шинах 10 и 11 устройства, и следовательно, позволяет уменьшить время задержки выборкй и сократить продолжительность пребывания запоминающего устройства в неопределенном состоянии, когда на его разрядных шинах 10 и 11 формируются одинаковые уровни напряжения.

Таким образом, изобретение позволяет за счет ускорения процесса формирования . логических напряжений на разрядных шинах 10 и 11 запоминающего устройства повысить быстродействие при смене элементов 1 памяти в режиме считывания информации. Повышение надежности работы запоминающего устройства в условиях воздействия дестабилизирующих факторов обеспечивается благодаря тому, что в блоке

12 компенсации разброса параметров содержатся резисторы, равные и кратные по сопротивлению нагрузочным резисторам 4 и 5 элементов 1 памяти, что, позволяет испольэовать в блоках 12.резисторы, полностью идентичные резисторам элементов 1 памяти, и за счет этого обеспечить компенсацию дестабилизирующих воздействий внешних факторов при эксплуатации и отклонений от номинальных технологических и роцессов при производстве.

Формула изобретения

Запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из двух ключевых транзисторов; двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводами питания элемента памяти, анод первого ограничительного диода является входом выборки элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации разброса параметров, состоящий иэ двух ключевых транзисторов, 15 первого ограничительного диода. двух нагрузочных резисторов и компенсирующего резистора, первый вывод которого соединен с базами первого и второго ключевых транзисторов, эмиттеры которых подключе20 ны к первой и второй разрядным шинам устройства соответственно, коллектор первого ключевого.транзистора соединен с ка:тодом первого ограничительного диода,. анод которого является входом выборки ус25 тройства и соединен с первым выводом первого нагрузочного резистора, второй вывод которого соединен с первым выводом второго нагрузочного резистора, о т л и ч а ю ще е с я тем, что, с целью повышения быстро30 действия и надежности устройства, блок компенсации разброса параметров родер-. . жит третий и четвертый нагрузочные резисторы, второй ограничительный диод, анод которого соединен с анодом первого огра35 ничительного диода, вторым выводом компенсирующего резистора и первым . выводом третьего нагрузочного резистора, второй вывод которого соединен с коллекторам первого ключевого транзистора и пер40. вым вывоДом четвертого нагруэочного резистора, второй вывод которого соединен с базой первого ключевого транзистора и вторым выводом второго нагруэочного резистора, первый вывод которого соединен с

45 коллектором второго ключевого транзистора и катодам второго ограничительного ди1751814

Составитель Л.Амусьев

Техред M.Ìîðãåíòàë . Корректор Н.Ревская

Редактор А.Лежнина .

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2695 Тираж Подписное

ВЙИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5