Запоминающее устройство

 

Изобретение относится к вычислительной технике, а точнее к запоминающим устройствам на биполярных транзисторах. S Целью изобретения является повышение быстродействия запоминающего устройства . Поставленная цель достигается тем, что устройство содержит третий нагрузочный резистор 17 и второй ограничительный диод 20. При смене выбранного элемента 1 памяти через резистор 17 протекает дополнительный ток, который снижает уровень базового напряжения транзисторов 13 и 14. В результате потенциал базы открытого транзистора вновь выбранного элемента памяти превысит базовый уровень транзисторов 13 и 14 раньше. Это ускоряет процесс формирования информационной разности потенциалов на разрядных шинах 10 и 11 запоминающего устройства. 2 ил. ч Ё VI сл 00 Фиг.1 11

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

t 1,I j P 3Ù (51)5 G 11 С f 1 /40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

00

) Q

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4852185/24 (22) 18.06.90 (46) 30.07.92. Бюл. ЬЬ 28 (71) Научно-исследовательский институт молекулярной электроники (72) С.M.Èãíàòüåâ (56) Валиев К.А., Орликовский А.А. Интегральные схемы памяти на биполярных транзисторных структурах, M. Сов,радио, 1979, с.115, рис.4.23.

Авторское свидетельство СССР

М 1361630, кл. 6 11 С 11/40, 1986. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, а точнее к запоминающим устройствам на биполярных транзисторах.

„„ЯЦ„„1751816 А1

Целью изобретения является повышение быстродействия эапоминавщето устройства. Поставленная цель достигается тем, что устройство содержит:третий йагрузочйый резистор 17 и второй ограничительный диод

20. При смене выбранного элемента 1 памяти через резистор t 7 протекает дополнительный ток, который снижает уровень базового напряжения трайзисторов 13 и 14.

В результате потенциал базы открытого транзистора вновь выбранного элемента памяти превысит базовый уровень транзи-. сторов 13 и 14 раньше. Это ускоряет процесс формирования .информационной разности потенциалов на разрядных шинах

10 и 11 запоминающего устройства, 2 ил, 1751816

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на биполярных транзисторах.

Известны запоминающие устройства, содержащие в качестве накопителя информации матрицу элементов памяти, каждый из которых состоит из двух транзисторов с перекрестно связанными базовыми и коллекторн ыми выводами.

Недостатком указанных устройств является их низкая надежность функционирования, вызванная наличием возможности рассогласования уровней напряжений в элементах памяти и уровня опорного напряжения считывания при разбросе параметров элементов памяти.

Наиболее близким к предлагаемому является запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответст" .венно и коллекторами первого и второго ключевых транзисторов соответственно, и коллекторами первого и второго ключевых транзисторов соответственно первые эмиттеры которых объединены и являются выводомпитания элемента памяти, анод первого ограничительного диода является входом выборки элемента памяти и соединен с анбдом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации параметров, состоящий из двух ключевых транзисторов, двух нагрузочных резисторов, компенсирующего резистора и первого ограничительного диода, анод которого является входом выборки устройства и соединен с первым выводом первого нагрузочного резистора, второй вывод которого соединен с первым выводом компенсирующего резистора и первым выводом второго нагрузочного резистора, второй вывод которого соединен с катодом первого ограничительного диода и коллекторами первого и второго ключевых транзисторов, эмиттеры которых соответственно подключены к первой и второй разрядным шинам устройства, а базы соединены с вторым выводом компенсирующего резистора, функциональная надежность устройства-прототипа достигается за счет зквива-.

55 случае, когда переключение ранее выбранного элемента памяти в режиме хранения происходит быстрее, чем процесс выборки нового элемента памяти. При этом в течение достаточно длительного периода времени уровень на базах ключевых транзисторов блока компенсации параметров, сохраняя свое положение, установившееся в статическом режиме, оказывается выше логических уровней в преждевыбранном элементе, памяти, уже перешедшем в режим хранения, и в еще не выбранном подлежащем считыванию элементе памяти, На разрядных шинах запоминающего .устройства в течение этого периода устанавливаются одинаковые уровни напряжений, формируемые ключевыми транзисторами блока компенсации параметров, что и приводит к увеличению задержки появления нового информационного сигнала.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в запоминающем устройстве, содержащем элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводом питания элемента памяти, анод первого orраничительного диода является входом выборки элемента памяти и соединен с анодом вторОго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разлентности блока компенсации параметров и элементов памяти, что позволяет получить высокую степень соответствия уровня опорного напряжения на базах ключевых транзисторов блока компенсации параметров уровням логических напряжений на базах ключевых транзисторов в выбранном элементе памяти. Конструкция блока компенсации параметров такова, что взаимное

10 расположение уровня опорного напряже.ния и логических напряжений в элементе памяти стабильно в условиях различных дестабилизирующих воздействий в установившемся режиме считывания, однако нарушается при переходном процессе во время смены элемента памяти. Это приводит к снижению быстродействия особенно в

1751816 рядным шинам устройства соответственно, параметров, состоящий из двух ключевых блок компенсации параметров, состоящий транзисторов 13 и 14, трех нагрузочных реиз двух ключевых транзисторов, двух нагру- зисторов 15, 16 и 17, компенсирующего резочных резисторов, компенсирующего ре- зистора 18 и двух ограничительных диодов зистора, первого ограничительного диода, 5 19 и 20, аноды которйх соединены с первйм анод которого является входом выборки ус- выводом первого нагрузочного реэистора тройства и соединен с первым выводом пер- 15 и являются входом 21 выборки устройствого нагрузочного резистора; второй вывод ва, Второй вывод нагрузочного резистора которого соединен с первым выводом К0М- 15 соединен с первым вйводом компенсирупенсирующего резистора и первым выво- 10 ющего резистора 18 и первыми выводами дом второго нагрузочного резистора, второго и третьего нагрузочных резисторов второй вывод которого соединен с катодом 16 и 17, вторые выводы которых соединены первого ограничительного диода и коллек- с катодами первого и второго ограничительтором первого ключевого транзистора, ных диодов 19 и 20 соответственно и коллекэмиттер которого подключен к первой раз- 15 торами первого и второго ключевых рядной шине устройства, а база соединена транзисторов 13 и 14. Эмиттеры последних с вторым выводом компенсирующего рези- подключены к первой и второй разрядным стора и базой второго ключевого трайзисто- шинам 10 и 11 устройства соответственно, а ра; эмиттер которого подключен к второй базы соединены с вторым выводом компенразрядной шине устройства, в блок компен- 20 сирующего резистора 18. сации разброса параметров введены третий . Запоминающее устройство работает нагрузочный резистор и второй огранйчи- следующим образом, тельнцй диод, анод которого соединен с Каждый элемент 1 памяти представляет анодом первого ограничительного диода, а собой RS — триггер ЭСЛ-типа, В режиме хракатод — с коллектором второго ключевого 25 нения информации состояйия триггеровтранзистора и первым выводом третьего на- элементов 1 памяти — поддерживаются за грузочного резистора, второй выводкоторого счет протекания в нйх токов, поступающих соедийен с первым выводом компенсирую- в элементы 1 памяти через выводы 8 питащего резистора.. " . ния. В режимезаписи информации выборка . На фиг,1 изображена принципиальная 30 нужного элемента1 памяти осуществляется электрическая схема запоминающего уст- посредством повышения потенциала на соройства; на фиг.2 — временйые диаграммы ответствующем входе 9 выборки. Для усталогических напряжений в элементах памяти новки выбранного элемента 1 памяти в и блоках компенсации параметров при сме- требуемое состояние в одну из разрядных не элементов памяти в предлагаемом уст- 35 шин 10 и 11 включается ток записи. Ток ройстве и устройстве-прототипе.. записи включается в ту разрядную шину 10

Запоминающее устройство содержит или11,ккоторойподключенвторойэмиттер элементы 1 памяти, каждый из которых со- ключевого транзистора 2 или 3 выбранного стоит из двух ключевых транзисторов 2 и 3, . элемента 1 памяти, у которого в соответстдвух нагрузочных резисторов 4 и 5 и первого 40 вии с поступающей информацией в резульи второго ограничительных диодов 6 и 7, тате записи на базе должен установиться катоды которых соединенй с nepai ìè выво- высокий потенциал, Уровень напряжения дами первого и второго нагрузочных рези- на входе" 21 выборки устройства равен насторов 4 и 5 соответственно, базами второго пряжению на входах 9 выборки невйбрани первого ключевых транзисторов 3 и 2 со- 45 ных элементов 1 памяти. Этот уровень в ответственно и коллекторами первого и вто- режиме записи информации находится нирого ключевых:транзисторов 2 и 3 же нижнего уровня напряжения на базах соответственно, первые эмиттвры которых ключевых транзисторов 2 и 3 выбранного объедийены и являются выводом 8 питания, элемента 1 памяти, Таким образом, среди элемента 1 памяти. Анод первого ограничи- 50 транзисторов 2, 3, 13 и 14, эмиттеры кототельного диода 6 является входом 9 выбор- рых подключены к разрядной шине 10 или ки элемента 1 памяти и соединен с анодом .11 с включенным током записи, самый высовторого ограничительного диода 7 и вторы-: кий потенциал на базе имеет транзистор 2 ми выводами первого и второго нагрузоч- или 3 выбранного элемента 1 памяти при ных резисторов 4 и 5. Вторые эмиттеры,55 любом его состоянии и, следовательно, ток первых и вторых ключевых транзисторов 2 записи ответвляется в эмиттер этого трани 3 всех элементов 1 памяти подключены к зистора 2 или 3, что приводит к установке первой и второй разрядным шинам 10 и 11 выбранного элемента 1 памяти в требуемое устройства соответственно, В состав уст- состояние. В режиме считывания информаройства входит также блок 12 компенсации ции выборка элемента 1 памяти осуществ1751816 ляется так же, как в режиме записи. На âõîде 21 выборки устройства устанавливается напряжение, равное напряжению на входе

9 выборки выбранного элемента 1 памяти.

В обе разрядные шины 10 и 11 включаются токи считывания. Ток считывания, включенный в узел, соответствующий второму эмиттеру транзистора 2 или 3 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего ключевого транзистора 13 . или 14 блока 12 компенсации параметров; так как в момент включения тока считывания этот транзистор имеет самый высокий базовый потенциал. Ток считывания, включенный в узел, соответствующий транзистору 2 или 3 выбранного элемента 1.памяти с высоким базовым потенциалом;"по "Завершении формирования уровня напряжения на базах транзисторов 13 и 14 полностью протекает в выбранный элемент 1 памяти, В результате ойисанного распределения токов считывания на разрядных шинах 10 и 11 формируются логические напряжения в соответствии с состоянием выбранного элемента 1 памяти. На шйке 10 или 11, где ток считывания протекает в транзистор 13 или

14 блока 12 компенсации параметров, формируется"напряжение низкого логического уровня, равное напряжению на базе транзисторов 13 и 14 минус напряжение между базой и эмиттером соответствующего транзистора 13 или 14, а на другой разрядной шине 10 или 11 — напряжение высокого логического уровня, равное высокому базово му уровню в выбранном элементе 1 памяти минус напряжение между базой и эмиттером соответствующего транзистора 2 или 3. . Блок 12 компенсации параметров выполняет две функции, формирование информационной разности потенциалов на разрядных шинах 10 и 11 и предотвращение включения хотя бы части тока считывания в закрытый транзистор 2 или 3 выбранного элемента 1 памяти, которое может привести к самопроизвольному его опрокидыванию, При формировании базового напряжения транзисторов 13 и 14 ток считывания, включенный в блок 12 компенсации параметров, разделяется на базовый и коллекторный токи проводящего его транзистора 13 или 14.

Если это транзистор 13, коллекторный ток протекает в-цепи из последовательных резисторов 15 и 16 и параллельно подключенного к ним диода 19, а если транзистор 14— в цепи из резисторов 15 и 17 и диода 20.

Базовый ток транзисторов 13 и 14 при любой считываемой информации протекает в общий узел резисторов 15-18 через резистор 18. Такое распределение токов происходит вследствие того, что в условиях обычного для транзисторов 13 и 14 нормального активного режима, при котором коллекторкый ток по величине превосходит базовый, открыт только тот из диодов 19 и 20, который подключен к коллектору транзистора 13 или

14, проводящего ток считывания, другой диод 19 или 20 при этом закрыт, так как напряжение на нем, формируемое делителем на резисторах 15, 16 и 17, равно части необходимого для отпирания напряжения.

На основании приведенного описания работы запоминающего устройства для рассматриваемых уровней напряжений получе15 ны следующие выражения

Об1 =09 В4 !б; . (1)

Обо =Us — Одэп; .. (2)

Обк = 021 (ОДБК вЂ” R15 16 ) 15

Rt5 + R16 (15 + 18 ) б, (3) где 061 и Обо — соответственно высокий и низкий уровни на базах транзисторов 2 и 3 выбранного элемента 1 памяти;

Ug — напряжение на входе 9 выборки

25 элемента 1 памяти, выбранного для считывания;

Rp — номинальное сопротивление нагрузочных резисторов 4 и 5 элементов 1 памяти;

30 R15 — номинальное сопротивление первого нагрузочного резистора 15 блока 12 компенсации параметров;

R16 — номиналькое сопротивление второго и третьего нагрузочных резисторов 16

35 и 17 блока 12; и 15 — номинальное сопротивление компенсирующего резистора 18;

l6 — базовый ток открытых транзисторов

2 и 3 выбранного элемента 1 памяти и тран- .

40- зисторов 13 и 14 блока 12 компенсации параметров;

Одэп и Одбк — соответственно напряжения на открытом диоде 6 или 7 выбранного элемента 1 памяти и открытом диоде 19 или

45 20 блока 12 компенсации параметров;

Обк — напряжение на базах транзисторов 13 и 14 блока 12 компенсации параметров;

Uzi — напряжение на входе 21 выборки

50 устройства, в режиме считывания информации Оы-Оo.

Наиболее оптимальное выполнение обеих функций блоками 12 компенсации параметров достигается, когда базовое напря55 жение транзисторов 13 и 14 — Обк — занимает среднее положение между высоким и низким уровнями напряжений в выбранном .элементе 1 памяти. Для обеспечения такого соотношекия уровней достаточно эквива1751816

10 лентности транзисторов 2, 3, 13 и 14 по следовательно, позволяет уменьшить время электрйческим параметрам, эквивалентно- задержки выборки и сократить продолжисти диодов 6, 7 и 19, 20, равенства номи- тельность.пребывания запоминающего устнального сопротивления резисторов 15, 16 ройства в процессе смены адреса, когда на и 17 половине номинального сопротивле- 5 его разрядных шинах 10 и 11 устанавливания резисторов 4 и 5 и равенства номиналь- ются одинаковые уровни напряжения, что ного сопротивления резистора 18 четверти воспринимается rioслeдyющими логическиноминального сопротивления резисторов 4 ми каскадами как неопределенное состояи 5. Данное утверждение легко проверить, we. подставив в выражения (1),(2) и(3) указан- 10 Таким образом, ускорение процесса ные соотношения сопротивлений. Так как формирования логических напряжений на

Й15=И16=н4/2, В1В=В4/4, а ОДБк=0Дэп, разрядных шинах запоминающего устройства повышает быстродействие при смене

le x 1 3 4 элементов памяти в режиме считывания ин2 2 4 4 б (15 формации. полусумма высокого и низкого базовых на- Формула изобретения пряжений в выбранном элементе 1 памяти Запоминающее устройство, содержащее элементы памяти, каждый из которых

Ud1+ Ufo О, состоит из двух ключевых транзисторов, .20 двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды

Сопоставив выражения (5) и (4) после которых соединены с первыми выводами приведения подобных членов, легко видеть, первого и второго нагрузочных резисторов что их правые части тождественны. соответственно, базами второго и первого

Запоминающее устройство допускает 25 ключевых транзисторов соответственно и смену элементов 1 памяти в режиме считы- коллекторами первого и второго ключевых вания. При этом после того, как напряжение транзисторов соответственно, первые эмитна преждевыбранном входе 9 опустится до. теры которых объединены и являются вывотакой степени, что высокий базовый уро- домпитанияэлементапамяти,анодпервого вень напряжения в преждевыбранном эле- 30 ограничительного диода является входом менте 1 памяти сравняется с уровнем выборки элемента памяти и соединен с анонапряжения на базах транзисторов 13 и 14, дом второго ограничительного диода и втоток считывания, ранее полностью протекав- рыми выводами первого и второго ший в элементе 1 памяти, начинает ответв- нагрузочных резисторов; вторые эмиттеры ляться в блок 12. В результате появления 35 первых и вторых ключевых транзисторов дополнительного тока в резисторе 15 сни- . всех элементов памяти подключены к пержается уровень базового напряжения тран- вой и второй разрядным шинам устройства зисторов 13 и 14. Минимальный уровень соответственно, блок компенсации разброэтого напряжения достигается, когда в бло-, са параметров, состоящий из двух ключевых ке 12 протекают оба тока считывания. 40 транзисторов, двух нагрузочных резисторов, компенсирующего резистора, первого

2в15 . ограничительного диода, анод которого яв2В15+ К16 ЛЯЕтСя Вхсдам выборки устройства и соединен с первым выводом первого — 2 (Й1Б + R1a } 1Б. (6) 45 нагрузочного резистора, второй вывод котоПодставив в выражение (6) принятые рого соединен с первым выводом компенсисоотношения номинальных сопротивлений рующего резистора и первым выводом резисторов, легко установить, что Ltg«» второгонагрузочногорезистора,второйвы- смещен относительно номинального значе- . вод которого соединен с катодом первого ния ОБк на величину одной шестой от логи- 50 ограничительного диода и коллектором перческого перепада в выбранном элементе 1 вого ключевого транзистора, змиттер котопамяти. Опускание базовогоуровня "гранзи- рого подключен к первой разрядной шине сторов 13 и 14 йри смене элементов 1 памя- устройства, а база соединена с вторым выти приводит к более раннему пересечению водом компенсирующего резистора и базой . этогоуровня.повышающимся высоким базо- 55 второго ключевого транзистора, эмиттер ковым уровнем элемента 1 памяти(фиг,2). Это торого подключен к второй разрядной шине ускоряет процесс формирования информа- устройства, о т л и ч à ю щ е е с я тем, что, с ционной разности потенциалов на разряд- целью повышения быстродействия устройных шинах 10 и .11 устройства и, ства, блок компенсации разброса параметров содержит третий нагрузочный резистор

1751816

Составитель С,Королев

Техред М.Моргентал Корректор Н.Ревская

Редактор А.Лежнина

Заказ 2695 Тираж Подписное

ВНИИПИ Госудэрственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб„4/5

ПройЗводствейно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 и второй ограничительный диод, анод которого соединен с анодом первого ограничительного диода, а катод — с коллектором второго ключевого транзистора и пер1 вым выводом третьего нагрузочного резистора, второй вывод которого соединен с первым выводом компенсирующего резистора, 5