Устройство для выборки блоков памяти

 

Изобретение относится к цифровой обработке информации, в частности к блокам (модулям) вычислительных систем, содержащих сеть магистралей с блоками. Цель изобретения - повышение надежности устройства за счет исключения несанкционированной выборки. Устройство содержит основной узел 1 идентификации, аналогичные ему по структуре 1 Нм узпов, схемы 2 и 3 сравнения, регистр 4, блок 5 задания постоянного кода адреса, триггер 6. 1 ил.

СО!ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s 6 06 F 12/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKQMY СВИДЕТЕЛЬСТВУ (21) 4622390/24 (22) 18.11.88 (46) 15,08.92. Бюл. ¹ 30 (75) А. В. Новокайдатский (56) Авторское свидетельство СССР

¹ 1569830, кл. G 06 F 9/34, 1976.

Авторское свидетельство СССР

К 970369, кл, 6 06 F 9/36, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫБОРКИ БЛОКОВ

ПАМЯТИ

„„5U,, 1755285 Al (57) Изобретение относится к цифровой обработке информации, в частности к блокам (модулям) вычислительных систем, содержащих сеть магистралей с блоками. Цель изобретения — повышение надежности устройства за счет исключения несанкционированной выборки, Устройство содержит основной узел 1 идентификации, аналогичные ему по структуре 1 -1> узлов, схемы 2 t

3 сравнения, регистр 4, блок 5 задания постоянного кода адреса, триггер 6. 1 ил.

1755285

Изобретение относится к цифровой обработке информации, в частности к блокам (модулям) магистральным вычислительных систем ВС, содержащих сеть магистралей с блоками. Устройство для выборки блоков памяти (устройство) может применяться, например, в кристаллах БИС, СБИС памяти

ВС, микроЭВМ, позволяет переключать работу памяти ЭВМ., Известен узел идентификации адреса магистрального блока (узел), содержащий дешифратор, входы которого подключены к старшим разрядам адресных шин магистрали, а каждый выход дешифратора подключен к входу выборки одной из БИС блока, Н еда статками узла я вля ются невозможностьсть выполнения HGcTpoAKoA скользящего резервирования секций, узла; невозможность переключения секций узла; наличие дополниTO H, отсутствующих 0 БИС Bvoдов линий адреса.

Наиболее близким по технической сущности к предлагаемому является узел идентификации адреса магистрального модуля, позволяющий изменять код выборки модуля по всем разрядам шины адреса магистрали, Недостатки узла — нет возможности выполнения настройкой скользящего резерви- рования секций узла; невозможность переключения секций узла, увеличение числа внешних контактов адреса узла.

Цель изобретения — повь,шение надежности устройства за счет исключения несанкционированной выборки, При этом возможно изменение кода выборки каждой секции узла, возможно переключение секцил узла, сокращается почти вдвое число внешних контактов адреса узла.

Поставленная цель достигается тем, что в устройство введены группа из М узлов идентификации адреса (M-количество выбираемых блоков памяти) и триггер, причем первый и второй адресные входы К-ro узла идентификации адреса группы (K =- 1, M) подключены соответственно к старшим разрядам адресного и информационного входов устройства, входы разрешения записи адреса всех узлов идентификации адреса подключены к входу разрешения работы устройства, а информационный вход подкгночен к выходу основного узла идентификации адреса, выход К-го узла идентификации адреса является вьиодом выборки К-ro блока . памяти устройства.

На чертеже приведена функциональная схема устройства для выборки блоков памяти.

Устройство содержит основной узел 1 идентификации адреса, аналогичные ему по структуре узлы 11 — 1><, схемы 2 и 3 сравнения, регистра 4, блок 5 задания постоянного

5 кода адреса, триггер 6, вход 7 разрешения доступа к блокам памяти устройства, вход 8 разрешения работы устройства, адресный вход 9 устройства, старшие разряды адресного входа 10 устройства, информационный

10 вход 11 устройства, старшие разряды информационного входа 12 устройства, выход

13 основного узла идентификации, соединенный с информационным входом триггера„ xo 13>-13 выборки

15 соответствующих блоков памяти, вход 14 логической единицы, входы 14 -14м разрешения чтения соответствующих узлов иден-. тификации адреса, Устройство работает следующим абра20 эом, Для записи адреса настройки в регистр

4 одного иэ узлов идентификации адреса параллельно подаются адреса настройки по входам 11 и 12, код адреса с блока 5 и адрес

25 по входам 9 и 10, Адрес настройки в регистр

4 заносится при поступлении единичного сигнала с входа 8.

После этого триггер 6 сбрасывается в

"0". По единичному сигналу с входа 7 и ну30 левому сигналу с выхода 13 и ри несовпадающих кодах сигналов с выходов регистра 4 и входа 9 работа узлов 1 - t M запрещена, Аналогично производится настройка регистров 4 узлов 1i-1м. Производится установка

35 в единицу триггера 6, При совпадении кодов сигналов с входа 9 и с выхода регистра 4 и ри единичном сигнале с входа 7 работа узлов

11-1 разрешена.

Применение данного устройства исклю40 чает несанкционированную выборку блоков памяти.

Формула изобретения

Устройство для выборки блоков памяти, содержащее основной узел идентификации адреса, причем его первый и второй адресные входы подключены соответственно к адресному и информационному входам устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства за счет исключения несанкицонированной выборки, в него введена группа из M узлов идентификации адреса (M-количество выбираемых блоков памяти) и триггер, причем первый и второй адресные входы К-го идентификации адреса группы (K = 1, М) подключены соответственно к старшим разрядам адресного и информационного входов устройства, входы разрешения записи адреса всех узлов идентификации адреса подклю1755285

Составитель М.Силин

Редактор И.Касарда Техред M.Mîðãåíòàë Корректор Н.Мил окова

Заказ Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101

5 чены к входу разрешения работы устройства, входы разрешения чтения К-ro узла идентификации адреса группы подключены к выходу триггера, синхровход которого является входом разрешения доступа к бло- 5 кам памяти устройства, а информационный вход подключен к выходу основного узла идентификации адреса, выход К-ro узла идентификации адреса является выходом выборки -ro блока памяти устройства,