Буферное запоминающее устройство

 

Изобретение может быть использовано для ввода цифровых изобретений в мультипроцессорные вычислительные системы класса одиночный notoK команд - множественный поток данных, позволяющие организовать параллельную обработку нескольких фрагментов. Однако геометрические преобразования изображений , выполняемые над каждым фрагментом отдельно, приводят к разрывам на границах между соседними фрагментами. Для устранения этого эффекта в предлагаемом устройстве чтение осуществляется с перекрытием соседних фрагментов. С этой целью дополнительно введены два сумматора-вычитателя, реверсивный счетчик, делитель и регистр, назначение которых состоит в обеспечении возможности формирования адреса ячейки памяти и номера накопителя , соответствующих зоне перекрытия соседнего фрагмента. 6 ил. СО С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)s G 11 С 19/00НИЕ ИЗОБРЕТЕНИЯ (ГОСПАТЕНТ СССР)

ОПИСА

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4879457/24 (22) 31.10.90 (46) 23.12.92. Бюл. М 47 (71) Особое конструкторское бюро "Спектр" при Рязанском радиотехническом институте. (72) B.M, Гриць и А.M.Mèøèí. (56) Авторское свидетельство СССР

N. 1024984, кл. G 11 С 19/00, 1983.

Авторское свидетельство СССР

N 1297115, кл, G 11 С 19/00, 1987, . (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение может быть использовано для ввода цифровых изобретений в мультипроцессорные вычислительные системы класса "одиночный по1ок команд — множеИзобретение относится к вычислительной технике и может быть использовано при построении средств ввода одиночного пото. ка данных в мультипроцессорные вычислительные системы (MBC) класса "одиночный поток команд — множественный поток данных".

Известно буфернс е запоминающее устройство (БЗУ). содержащее накопители по числу каналов ввода MBC и блоки управления, которое обеспечивает согласование интенсивности входного потока данных с пропускной способностью многоканального ядра обработки.

Недостатком известного БЗУ являются большие затраты на реализацию блоков управления и ограниченная пропускная способность из.-за невозможности расслоения памяти при записи.

„„5U„„1783581 Al ственный поток данных", позволяющие организовать параллельную обработку нескольких фрагментов, Однако геометрические преобразования изображений, выполняемые над каждым фрагментом отдельно, приводят к разрывам на границах между соседними фрагментами. Для устранения этого эффекта в предлагаемом устройстве чтение осуществляется с перекрытием соседних фрагментов. С этой целью дополнительно введены два сумматора-вычитателя, реверсивный счетчик, делитель и регистр, назначение которых. состоит в обеспечении возможности формирования адреса ячейки памяти и-йомера накопителя, соответствующих зоне перекрытия соседнего фрагмента. 6 ил.

Наиболее близким по технической сущ: ности к предлагаемому изобретению является БЗУ, содержащее накопители, блок управления, счетчики адреса записи и чтения, блок селекции накопителей, первый и «О второй блоки формирования номера нако- 6д пителя и блок формирования начального ад- (Я реса. СО

Известное БЗУ позволяет осуществлять д реконфигурацию при изменении числа каналов. ввода МВС, преобразовать одиночный поток данных в мйожественный поток, что необходимо при вводе информации от устройств сканирования изображений в

МВС, и обеспечивать высокую пропускную способность за счет перекрытия временных диаграмм накопителей.

Однако при обработке цифровых изображений поле результирующего иэображе1783581 ния, получаемого путем стыковки раздельно 25,...,25s накопителей 1 ...1s соединены с обрабатываемых фрагментов исходного информационными входами коммутатора 2, изображения, претерпевает разрывы на их первый 26,,второй 27 и третий 28 стробируобщих границах. Такие разрывы связаны с ющие входы Которого подключены соответперестановкамиотдельныхэлементовфраг- 5 ственно к девятому, десятому и ментов исходного изображения, необходи- одиннадцатому выходам блока 3 управлемыми при устранении нелинейных . ния, а адресные входы 29 коммутатора 2 искажений идругими геометрическими пре- соединены с четвертыми входами блока 7 образованиями цифровых изображений, селекции накопителей и выходами второго

Эти разрывы приводят к появлению ложных 10 сумматора-вычитателя 15. Информационэлементовврезультирующемизображении, ные входы мультиплексора 4 адреса подчтоявляетсяпричинойошибокприпоследу- ключены к выходам счетчика 5 адреса ющей обработке. Для устранения этого от- записи и вторым выходам 30 первого блока рицательного эффекта осуществляют обмен 9 формирования номера. накопителя и к выданнымимеждусоседнимипроцессорными 15 ходам первого сумматора вычитателя 14. лементами (ПЗ) в MBC с целью обеспече- Информационные входы счетчика 5 адреса ния перекрытия между соседнйми фрагмен- записи соединены с первыми выходами 3 1 тами, которое Устраняет появление ложных блока 8 формирования начального адреса, элементов при геометрических преобразо- вторые выходы 32 которого подключены к ваниях. Такой обмен приводит к резкому 20 информационнымвходамсчетчика6адреса снижению эффективной производительно- чтения. Вход записи счетчика 5 соединен с сти МВС; третьим выходом 33 блока 9 и вторым вхоЦелью предлагаемого изобретения яв- дом блока 8 формирования начального адляется расширение функциональных воз- реса, Первые входы блока 7 селекции можностей БЗУ за счет обеспечения 25 накопителей подключены к первым выховозможности ввода данных"с перекрытием. дам 34 блока 9, третий вход 35- к второму .

На фиг. 1 показана структурная схема выходу блока 3, пятый вход 36 — к четвертоБЗУ; на фиг. 2 — схема коммутатора; на фиг. му выходу 3, входы загрузки и вход синхро3 — схема блока формирования накопителя; низации загрузки блока 7 — соответственно на фиг; 4 — схема блока формирования на- 30 к входам 18 и 19 устройства. Вторые выходы чального адреса; на фиг, 5 — схема блока 37 блока 7 соединены с третьими входами селекции накопителей, на фиг. 6 — схема второго блока 10 формирования номера наблока управления..: " копителя. Счетные входы счетчиков 5 и 6

Устройство содержит накопители подключены к третьему 38 и пятому 39 вы1 ...„1з, коммутатор 2, блок 3 управления, 35 ходам блока 3, Первый 40 и второй 41 мультиплексор 4 адреса. счетчик 5 адреса входы второго блока 10 соединены с шесзаписи, счетчик 6 адреса чтения, блок 7 се- тым и седьмым выходами блока 3 соответлекции накопителей, блок 8 формирования ственно, а первый вход 42 первого блока 9 начального адреса, первый 9 и второй 10 — с восьмым выходом блока 3. Входы загрузблоки формирования номера накопителя, 40 ки обоих блоков 9 и 10 и информационные регистр 11, реверсивный счетчик 12, дели- входы регистра 11 перекрытия соединены с тель 13, первый 14 и второй 15 сумматоры- входами 18 устройства, а входы синхронизавычитатели, информационные входы 16, ции загрузки блоков 9 и 10 и вход записи информационные выходы 17,...,17s, входы регистра 11 с входом 19 устройства. Чет18 загрузки устройства, вход19синхрониза- 45 вертый выход 43 второго блока 10 подклюции загрузки устройства, первый управляю- чен к входузаписи счетчика 6 адреса чтения, щий вход 20 (вход заявки записи), второй Первый выход второго блока 10 формиро управляющий вход 21 (вход заявки чтения), вания номера накопителя соединен с пер- . третийуправляющий вход22(вход режима). вым входом второго сумматора вычитателя

Информационные входы накопителей 50 15, второй вход которого подключен к счет1,...,1s объединены и соединены с инфор- . чику 12.перекрытия. Входы первого суммамацйонными входами 16. Адресные входы тора-вычитателя 14 соединены с выходами накопителей 1ъ..1з подключены к выходам счетчика 6 адреса чтения и счетчика 12 пемультиплексора 4 адреса, входы операции — рекрытия соответственно. Вход 44 операк первому выходу 23 блока 3 управления, ции сумматора-вычитэтеля 14 соединен с

55 соединенному также с адресным входом двенадцатым выходом блока 3 управления, мультиплексора 4 и вторым входом блока 7 а вход 45 трансляции кода счетчика 6 — с селекции накопителей, входы выбора — к тринадцатым выходом блока 3 управления. первым выходам 24 ...24s блока 7 селекции Аналогичные входы 46 и 47 второго сумманакопителей. Информационные выходы тора-вычитателя 15 подключены к семнад1783581

15

35

45

55 цатому и восемнадцатому выходам блока 3 управления. Информационные входы счетчика 12 перекрытия связаны с выходами регистра 11 перекрытия, вход записи — с четырнадцатым выходом 48 блока 3, вход

"+1" — с пятнадцатым выходом 49 и вход "-1" — с шестнадцатым выходом 50 блока 3 управления. Информационные входы делителя 13 перекрытия также соединены с выходами регистра 11, счетный вход этого делителя 13 подключен к девятнадцатому выходу 51 блока 3, а выход делителя 13 — к четвертому входу 52 блока 3 управления.

Коммутатор 2 состоит из мультиплексоров

53 по числу накопителей 1 с объединенными адресными входами, которые подключены к . адресным входам 29 коммутатора 2, а информационные входы мультиплексоров

53ъ..53 соединены с информационными входами коммутатора 2. Принцип соединения входов мультиплексоров 53>..;53з состоит в циклическом сдвиге влево на один номер последовательности номеров входов, упорядоченной в порядке возрастания слева направо, при увеличении номеров мультиплексоров 53 от 1 до S. Мультиплексоры 531 и 53 имеют индивидуальные стробирующие входы, соединенные с первым 26 и вторым 27 стробирующими входами ком- .30 мутатора, а у мультиплексоров 53>...53s-< стробирующие входы объединены и подключены к третьему стробирующему входу

28 коммутатора 2, Блоки 9 и 10 формирования номера накопителя включают в себя счетчик 54 текущего номера накопителя, счетчик 55 начального номера накопителя, счетчик 56 процессоров, делитель 57 объема зоны процессора, делитель 58 каналов, первый 59 и второй 60 элементы ИЛИ, первый 61 и второй 62 элементы задержки, регистры: начального номера накопителя 63, объема зоны процессора 64, количества каналов 65 и количества процессоров 66. На счетный вход счетчика 54 подается сигнал

42 модификации текущего номера накопителя с первого входа блока 9 (40 для блока

10), а на вход записи — с выхода второго элемента 60 ИЛИ, На счетный вход делителя

57 поступает сигнал с второго входа 41 бло- 50 ка 10 (42 для блока 9). Коэффициент деле-. ния делителя 57 задается кодом с регистра

64 объема зоны процессора, Выход делите-! ля 57 подключен к счетному входу счетчика

56 процессоров. г.ыходы.которого являются вторыми, информационными выходами 30 блока 9 (младшие разряды адреса за п иси). Ко эффи цие нт деления счетчика 56 задается кодом в регистре 66. Сигнал переноса счетчика 56 поступает на счетный вход счетчика 55, счетный вход делителя 58 и через первый элемент 61 задержки на первый вход второго элемента 60 ИЛИ, второй вход которого соединен с четвертым выходом 43 блоков 9 и 10 и через второй элемент

62 задержки с входом 19 синхронизации загрузки блоков 9 и 10, подключенным к входами записи регистров 63,.64, 65 и 66.

Информационные входы счетчика 54 соединены с выходами счетчика 55, а выходы счетчика 54 являются первыми выходами

34 блока 9. Выход делителя 58 каналов соединен с первым входом первого элемента

59 ИЛИ, второй вход которого подключен к второму входу второго элемента 60 ИЛИ, четвертому выходу 43 блока 10 и выходу второго элемента 62 задержки, Выход первого элемента 59 ИЛИ соединен с входами записи счетчика 55, делителей 57 и 58 и третьим выходом 33 блока 9. Информационные входы регистров 63, 64 и 66 обоих блоков 9 и 10 подключены к входам 18 загрузки блоков 9 и 10, а входы регистра 65 — к информационным входам 37 блока 10 (18 для блока 9), Имеется и пятый выход блока 10— выход делителя 58. Блок 8 формирования начального адреса сОдержит- накапливающий сумматор 67, .элементы 68 И-ИЛИ по числу разрядов сумматора 67. регистры: 69 объема зоны канала, содержащего поля объема зоны процессора и количества процессоров, и 70 начального адреса, Входы сумматора 67 соединены с выходами элементов 68 И-ИЛИ, одни входы которых подключены к выходам соответствующих разрядов регистра 69 и к входу 19 синхронизации блока 8, а вторые — к выходам соответствующих разрядов регистра 70 и к входу

33 записи блока 8. Входы записи регистров

69 и 70 соединены с входом 19 блока 8, их информационные входы — с входами 18 загрузки блока 8, Выходы 31 сумматора 67 являются первыми выходами блока, а выходы 32 регистра 70 — вторыми выходами 7.

Блок 7 селекции накопителей включает в себя регистр 71 конфигурации, регистр 72 номера накопителя, элементы 73 ИЛИ по паре.на каждый разряд регистра 72, первый дешифратор 74 с парафазными входами, второй дешифратор 75, узел 76 переноса, формирователи 77 длительности и мультиплексор 78, Информационные входы регистра 71 соединены с входами 18 загрузки блока 7, вход записи этого регистра

71 — с входом 19 синхронизации загрузки.

Выходы регистра 71 подключены к входам второго дешифратора 75, стробирующий вход которого соединен с входом выбора мультиплексора 78 и вторым входом 23 блока 7. Выходы дешифратора 75 подключены к узлу 76 переноса, выходы которого явля1783581

25

35

45

55 ются вторыми выходами 37 блока 7. Информационные входы мультиплексора 78 соединены с первыми 34 и четвертыми входами . блока 7, а выходы мультиплексора 78 — с входами регистра 72, вход записи которого подключен к пятому входу 36 блока 7, Пря- мые и инверсные выходы каждого разряда регИстра 72 соединены с первыми входами соответствующих каждому разряду паре элементов 73 ИЛИ, а вторые входы каждой пары элементов 73 ИЛИ объединены и подключены к соответствующим*выходам узла

76 переноса. Парафазные входы дешифра- тора 74 соединены с выходами элементов 73

ИЛИ, а выходы дешифратора 74 — с входами формирователей 77 длительности, выходы которых являются первыми выходами

241...24 блока 7.

Блок 3 управления содержит генератор

79, элемент 80 И, счетчик 81, триггер 82 пуска, триггер 83 режима, триггер 84 опера, ции и программируемую логическую матрицу (ПЛМ) 85, S1-входы триггера 82 пуска соединены с первым 20 и вторым 21 входами блока 3, по-которым поступают сигналы

"Заявка ЗАП" (20) и "Заявка ЧТ1" (21). Вход триггера 83 режима подключен к третьему входу 22 блока 3, Режимы работы предлагаемого БЗУ идентичны режимам известного БЗУ (2). Единичный выход триггера 84 операции является первым выходом 23 блока 3. Выходы ПЛМ 85 являются остальными выходами блока 3. S-вход триггера 84 соединен с первым входом 20, à R-вход — с вторым входом 21 блока 3, Выход генератора 79 через элемент 80 И подключен к счетному входу счетчика 81. Второй вход элемента 80 И соединен с выходом триггера

82, Входы ПЛМ 85 подключены к выходам: счетчика 81, триггера 84 операции, обоим выходам триггера 83 режима, к четвертому

52 и к пятому 86 входам блока 3. Последний вход 86 блока 3 соединен с прямым выходом блока 10, Устройс гво работает следующим образом, Сначала осуществляется загрузка, позволяющая настроиться на конкретные условия. Работа предлагаемого устройства при нулевом перекрытии во многом аналогична работе известного устройства (2), так как вновь введенные элементы никакого изменения в работу не вносят. Поэтому далее рассматривается работа устройства с ненулевым перекрытием предполагает., что участки, близкие к границам между фрагментами, находятся одновременно B двух соседних процессорных элементах, Поэтому при вводе перекрытия слева текущий номер накопителя уменьшаегся на единицу, а справа — наоборот, увеличивается на единицу. Адрес элемента изображения в зоне перекрытия определяется для перекрытия слева как разность начального адреса и текущего значения перекрытия, причем для перекрытия слева текущее значение уменьшается после чтения каждого элемента. Для перекрытия справа адрес элемента вычисляется как сумма конечного адреса и увеличивающегося значения перекрытия. При формировании номера накопителя в случае чтения элементов зоны перекрытия используются logzS младших разрядов счетчика 12 перекрытия. Загрузка блоков 7, 8, 9, 10 осуществляется аналогично известному устройству(2), т.е. данные по конфигурации МВС, количество процессоров в .каждом канале, количество каналов определяются по тем же правилам. Величина перекрытия, загружаемая в регистр 11 определяется, исходя из максимального сдвига граничных элементов фрагмента при геометрической обработке изображения. При записи информации в накопители 1,...,1з код перекрытия никакого влияния не оказывает, т.е, запись производится аналогично известному устройству (2). При чтении код перекрытия участвует в формировании номера накопителя и адреса, обеспечивая обращение за элементами зоны перекрытия в зону соседнего фрагмента. В случае чтения элементов зоны перекрытия, расположенной слева от основного фрагмента, содержимое регистра 11 переписывается в счетчик 12 по сигналу записи на четырнадцатом выходе 48 блока 3 управпения, При поступлении заявки чтения.на второй вход 21 блока управления формируется каждый раз сигнал модификации {"-1") счетчика 12 на шестнадцатом выходе 50 блока 3 и сигнал "+1" для делителя 13 на девятнадцатом выходе 51 блока 3 управления.

Заявка 21 чтения устанавливает триггер 84 операции в положение чтение, формируя соответствующий сигнал на выходе 23 блока

3. Это сигнал подключает выходы первого сумматора-вычитателя 14 через мультиплексор 4 адреса к адресным входам накопителей 1ъ...,1з, ПЛМ 85 блока 3 формирует на выходе 35 сигнал "Выбор накопителей". Этот сигнал стробирует дешифратор 74 блока 7.

Одновременно сигнал 23 "Зап/Чт" разрешает поступление на вход регистра 72 через мультиплексор 78 кода с выходов второго сумматора-вычитателя 15 и разблокирует второй дешифратор 75 блока 7, разрешая участие в работе блока 7 и регистра 71 конфигурации, Кодировка конфигурации MBC в данном случае не отличается от аналогичной кодировки в известном устройстве (2).

1783581

При чтении данных работает второй блок 10 формирования номера накопителя. В качестве коэффициента деления делителя 58 каналов используется код на выходах 37 узла 76 переноса блока 7. Заявка 21 чтения поступает от МВС на второй вход блока 3 управления, устанавливая в единицу триггер 82 и в нуль триггер 84.

После этого импульсы с генератора 79 через элемент 80 И поступают на вход счетчика 81. С выходов ПЛМ 85 поступают сигналы в соответствии с микропрограммой чтения. Сигнал 23 Зап/Чт с выхода триггера

10 торый управляет формированием сигналов

241,..., 24s в зависимости от кода конфигурации в регистре 71. При коде 001 (для случая восьми накопителей) производится чтение

20 из всех накопителей 1>,...,1з, при коде 010сначала нечетных накопителей 1, затем четных, при коде 100 — первый и пятый, затем второй и шестой и т.д.

Вначале читаются данные иэ соседнего (левого) накопителя 1. Для первого канала 25 ввода МВС левое перекрытие нулевое, поэтому мультиплексор 531 коммутатора 2 не стробируется сигналом 26 с выхода блока 3 управления. Сумматор-вычитатель 15 сигна30 лами 46 и 47 с выходов блока 3 переводится в режим вычитания, т.е. из номера блока памяти, формируемого блоком 10, вычитается содержимое младших разрядов счетчика

12, обеспечивая подключение к соответст35 вующему каналу ввода MBC данные из перекрываемой эоны соседнего (левого) фрагмента. Счетчик 12 переводится в режим вычитания, Сигнал "-1" на входе 50 счетчика 12 формируется после каждой заявки 21

40 чтения, которая модифицирует также номер накопителя 1, формируемый блоком 10 на своих первых выходах, и содержимое делителя 13, Модификация адреса чтения, формируемого счетчиком 6, осуществляется

45 после S заявок чтения. Сумматор-вычитатель 14 находится также как и 15 в режиме вычитания, вычитая из адреса чтения величину перекрытия из счетчика 12. Сигнал на выходе 52 делителя 13 свидетельствует об окончании эоны перекрытия, после чего 50 сумматоры-вычитатели 14 и 15 переводятся в режим трансляции. передавая содержимое счетчика в адреса чтения и блока 10 формирования номера накопителя соответственно, При чтении данных фрагмента 55 стробы 26, 27 и 28 подаются на все.мультиплексоры 531,...,53з коммутатора 2. После появления сигнала 86 "Конец строки" с выкода делителя 58 блока 10 сумматоры-вычитатели 14 и 15 переводятся в режим суммирования, а счетчик 12 также работает

84 стробирует дешифратор 75 блока 10, ко- 15 как суммирующий. Стробы подаются на все мультиплексоры 53, кроме последнего 53s.

Адрес накопителей 1 формируется как сумма адреса чтения и кода перекрытия. который меняется от нуля до заданного значения, а номер накопителя 1 — как сумма текущего номера накопителя и младших разрядов счетчика 12. После появления сигнала 52 на выходе делителя 13 устройство переводится из режима перекрытия справа в режим перекрытия слева и т.д.

Преимущества предлагаемого устройства заключаются в более широких функциональных возможностях. за счет обеспечения программируемого перекрытия фрагментов, что позволяет обойтись без дополнительного объема памяти в БЗУ и обеспечить устранение разрывов при параллельной обработке на MBC.

Формула изобретения

Буферное запоминающее устройство, содержащее накопители, выходы которых соединены с информационными входами коммутатора, мультиплексор адреса, выходы которого подключены к адресным входам накопителей, блок селекции накопителей, выходы группы которого соединены с входами выбора соответствующих накопителей, счетчик адреса записи, выход которого соединен с информационными входами группы старших разрядов мультиплексора адреса, блок формирования начального адреса, первый выход которого соединен с информационным входом счетчика адреса записи, первый и второй блоки формирования номера накопителя, причем выход первого блока формирования номера накопителя подключен к первому входу блока селекции накопителей, второй выход — к информационным входам группы младших разрядов мультиплексора адреса, третий выход — к первому входу блока формирования адреса и входу записи счетчика адреса записи. счетчик адреса чтения; информационный вход которого соединен со вторым выходом блока формирования начального адреса, вход записи счетчика адреса чтения подключен к первому выходу второго блока формирования номера накопителя, первый вход которого соединен с первым выходом бгока селекции накопителей, блок управления, первый выход которого подключен к входам признака операций накопителей, к первому управляющему входу мультиплексора адреса и к второму .входу блока селекции накопителей, третий и четвертый входы которого соединены с вторым и четвертым выходами блока управления соответственно, третий выход которого соединен со счетным входом счетчика адре1783581 са записи, пятый выход блока управления соединен со счетным входом счетчика адреса чтения, шестой и седьмой выходы. блока управления подключены соответственно к 5 второму и третьему входам второго блока формирования номера накопителя, восьмой .. выход блока управления соединен с первым входом первого блока формирования номера накопителя, пятый вход блока селекции 10 накопителя соединен с первым управляющим входом коммутатора, выходы которого являются информационными выходами устройства, информационными входами которого являются информационные входы 15 накопителей, входы загрузки и входы синхронизации загрузки блока формирования начального адреса, первого и второго бло,ков формирования номера накопиТеля и блока селекции накопителей являются соот- . 20 ветственно входами загрузки и синхронизации загрузки устройства, первый, второй и третий управляющие входы которого подключены соответственно к первому, второ..му и третьему входам блока управления, 25 о т л и ч а ю щ е е с я тем, что," c целью расширения области применения устройства путем ввода данных с перекрытием, в него введены первый и второй сумматорывычитатели, реверсивный счетчик, делитель 30 .и регистр; причем второй, третий и четвертый управляющие входы коммутатора соединены соответственно с девятым-; десятым и одиннадцатым выходами блока" управления, двенадцатый и тринадцатый выходы 35 которого соединены соответственно с первым и вторым управляющими входами первого сумматора вычитателя, выход которого соединен с информационным входом мультиплексора адреса, информационные входы первого сумматора-вычитателя соединены соответственно с выходами счетчика адреса чтения и реверсивного счетчика, информационный вход которого соединен с выходом регистра, информационный вход которого подключен к входу загрузки устройства, а вход записи — к входу синхронизации загрузки устройства, первый, второй и-третий управляющие входы реверсивного счетчика соединены соответственно с четырнадцатым, пятнадцатым и шестнадцатым выходами блока . управления, информационный вход второго сумматоравычитателя соединен с пятым входом блока селекции накопителей и первым управляющим входом коммутатора, первый и второй информационные входы второго сумматора-вычитателя соединены соответственно с вторым выходом второго блока формирования номера накопителя и выходом реверсивного счетчика, первый и второй уйравляющие входы второго сумматора-вычитателя соединены соответственно с сем- . надцатым и восемнадцатым выходами блока управления, девятнадцатый выход которого соедийен со счетным входом делителя, информационный вход которого соединен с выходом регистра, выход делителя подключен к четвертому входу блока управления, пятый вход которого соединен с третьим выходом второго блока формирования номера накопителя.

1783581

17ВЗ581

1783581

1783581

Составитель В.Фокина

Техред М.Моргентал Корректор И,Шмакова

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород. ул.Гагарина, 101

Заказ 4519 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушскэя наб., 4/5