Резервированная вычислительная система

 

Использование: отказоустойчивые ЭВМ. Система содержит задающий генератор 1, ведущие блоки 2-4, ведомые блоки 5-7, блок котроля 8, микропроцессоры 9,, узлы регистров 10, узлы управления 11. мультиплексоры 12, J-триггеры 13, элементы И 14, повторители 15, накопители 16, группы элементен И 17, узлы коммутации 18, коммутаторы 19, элементы ИЛИ 20, И- НЕ 21. 1-9-10-17-16-21-9. 10-8-12, 8-13, 8-18, 9-12-19-16, 9-11-10, 11-12, 11-13, 11-14-20-18-16. 3 з.п. ф-лы, 9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 11/16

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОPСКОМУ СВИДЕТЕЛЬСТВУ

k (21) 4901638/24 (22) 31,10,90 (46) 30.12.92. Бюл. N. 48 (71) Институт кибернетики им. В.М.Глушко(72) В.Г,Скринник, А.В.Андрющенко, Ж.В.Бабко. В.Л.Головня, В.Л,Леонтьев, В.И.Сигалов, О.В.Цвелодуб и В.В,Яцеленко (56) Заявка ФРГ N 3442418, кл. G 06 Г.11/16, опубл. 1989.

Патент Великобритании N 2093614А, кл. G 06 F 11/16, опубл. 1982.

Изобретение относится к области вычислительной техники мо>кет быть использовайо при разработке микроЭВМ и 3ВМ других классов с обнару>кением и ликвидацией сбоев или отказов.

Цель изобретения — говышение надежности функционирования системы.

На фиг. 1 показана предлагаемая резервированная вычислительная система.

Резервированная вычислительная система состоит из задающего генератора 1, ведущих блоков 2, 3, 4, ведомых блоков 5, 6, 7, блока контроля 8, ведущий блок кроме микропроцессора 9 содержит узел регистров 10, узел управления 11, мультиплексор

12; J-триггер 13, элемент И 14, повторитель

15, ведомый блок кроме накопителя 16, содержит группу элементов И 17, узел коммутации 18, коммутатор 19, элемент ИЛИ 20, элемент И-HE 21. Выход 22 задающего генератора 1 соединен со входами синхронизации микропроцессоров. 9; с тактовыми входами узлов управления 11 и узлов комму„„Щ„„1784>>80 А1

2 (54) РЕЗЕРВИРОВАННАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Использование: отказоустойчивые

ЭВМ. Система содержит задающий генератор 1, ведущие блоки 2 — 4, ведомые блоки

5-7, блок контроля 8, микропроцессоры 9, узлы регистров 10, узлы управления 11, мультиплексоры 12, J-триггеры 13, элементы И 14, повторители 15, накопители 16, группы элементов И 17, узлы коммутации

18, коммутаторы 19, элементы ИЛИ 20, ИНЕ 21. 1 — 9 — 10 — 17 — 16 — 21 — 9, 10 — 8 — 12, 8 — 13, 8 — 18. 9 — 12 — 19 — I6, 9 — 11 — 10, 11 — 12, 11 — 13, 11 — 14 — 20-18-16. 3 з.п. ф-лы, 9 ил. тации 18, первая группа выходов адреса обращения 23 микропроцессора 9 соединена с первой группой. входов узла регистраторов 10, втбрая группа информационных входов — выходов 24 микропроцессора 9 соединена со второй группой входов узла регистров 10, с первым входом 25 узла управления 11 и группой выходов мультиплексора 12, выход 26 канала цикла микропроцессора 9 соединен со вторым входом узла управления 11, группа выходов

27 узла управления 11 соединена с третьей группой входов узла регистров 10. первый выход 28 узла управления 11соединенсо стробирующим входом муль гийлексора 12, второй выход 29.узла управления 11 соеди нсн с С-входом J-триггера 13 и с первым. входом элемента И 14 ведущего блока, выход 30 J-три1гера 13 соединен с третьим входом узла управления 11, с вторым входом элемента И и с входом повторителя 15, выходы 31 повторителей 15 соединены между собой в МОНТАЖНОЕ ИЛИ и с входами

1784980 запросов прерывания трех микропроцессоров 9, группа выходов 32 коммутатора 19 со-: единена с группой входов узла коммутации

18 и с первой группой входов накопителя 16, группа выходов 33 узла коммутации 18 сое- 5 динена со второй группой входов накопителя 16, группа выходов 34 накопителя 16 соединена С входами группы элементов И

17, выход 35 узла коммутации 18 соединен . "c входом упрэвленйя группы элементов И 10

17; вход начала цикла 36 узла коммутации соедийен с выходом элемента ИЛИ 20, выход состояния 37 накопителя 16 первого ведомого блока 5 соединен с первым входом элемента И-НЕ 21 йервого ведомого 15 блока 5 и с вторым входом элемента И-НЕ

21 третьего ведомого блока 7, выход состояния 37 накопителя 16 второго ведомого блока 6 соединен с первым входом элемента И-НЕ 21 второго ведомого блока 6 и с. 20 вторым входом элемента И-НЕ 21 первого ведомого блока 5, выход состояния 37 накопителя 16 третьего ведомого блока 7 соеди- . нен с первым входом элемента И-НЕ 2 1

:третьего ведомого блока 7 и с вторым вхо-; 25 дом элемента И-HE 21 второго "ведомого блока 6, выходы 38 элементов И-НЕ 21 трех ведомых блоков 5, 6, 7 соединены между собой, образуя мажоритарный элемент

"Два из трех", а гакже соединены с R-входа- 30 ми J-триггеров 13 и "входами инициализации микропроцессоров 9, группа выходов

39 узла регистров 10 первого ведущего блока 2 соедййена .с первой группой входов мультиплексора 12 первого ведущего блока 35

2, с выходами группы элементов И 17 и с первой группой входов коммутатора 19 первого.ведомого блока 5, со второй группой входов мультиплексора 12 второго ведущего блока 3, с второй группой входов комму - 40 татора 19. второго ведомого блока 6 и r, первой группой входов узла контроля 8, группа выходов 39 узла регистров 10 второго ведущего блока 3 соединена с первой группой входов мультиплексора 12 второ- 45 .ro ведущего блока 3, с выходами групйы элементов И 17 и с первой группой входов коммутатора 19 второго ведомого блока 6, с второй группой входов мультиплексора 12 третьего ведущего блока 4 с второй группой 50 входов коммутатора 19 третьего ведомого блока 7 и со второй. группой входов блока контроля 8, группа выходов 39 узла регистров 10 третьего ведущего блока 4 соединена с первой группой входов мультиплексора 12 55 третьего ведущего блока 4. с выходами группы элементов И 17 третьего ведомого блока .

7, с второй группой входов мультиплексора . 12 первого ведущего блока 2 и с третьей группой входов блока контроля 8. выход 40 элемента И 14 первого ведущего блока 2 соединен с первым входом элемента ИЛИ

20 первого ведомого блока 5 и с вторым входом элемента ИЛИ 20 второго ведомого блока 3, выход 40 элемента И 14 второго ведущего блока 3 соединен с первым входом элемента ИЛИ 20 второго ведомого блока б и со вторым входом элемента ИЛИ 20 третьего ведомого блока 7, выход 40 элемента И 14 третьего ведущего блока 4 соединен с первым входом элемента ИЛИ 20 третьего ведомого блока 7 и со вторым входом элемента ИЛИ 20 первого ведомого блока 5, первый выход 41 блока контроля 8 соединен с переключающим входом мультиплексора

12 с,3-входом триггера 13 первого ведущего блока 2 и с переключающим входом коммутатора 19 первого ведомого блока 5, второй выход 42 блока контроля 8 соедйнен с переключающим входом мультиплексора 12, с

J-входом триггера 13 второго ведущего блока 3 и с переключающим входом коммутатора 19 второго ведомого блока 6, третий : выход 43 блока контроля 8 соединен с пере- ключающим входом мультиплексора 12; с

J-входом триггера 13 третьего" ведущего . блока 4 и с переключающим входом коммутатора 19 третьего ведомого блока 7.

На фиг, 2 представлена временная диаграмма, поясняющая работу предлагаемой системы.

Работает предлагаемая резервированная вычислительная система следующим образом, Работа системы состоит из циклов обмена информацией между ведущими 2, 3, 4 и ведомыми 5, 6, 7 блоками по шинам 39. блок контроля 8 в реальном времейи контролирует информацию на каждой шине по отношению к двум другим и в случае несов- . падения переключает своими выходами 41, 42, 43 мультиплексоры 12 и коммутаторы 19 на другую шину. Каждый цикл обмена состоит из четырех тактов Т1 Т2, Т3, Т4, что соответствует четырем периодам тактовой частоты с выхода 22 задающего генератора 1, который синхронизирует работу всей системы. В такте Т1 передается информация о типе цикла обмена, в тактах Т2 и Т3 — адрес обращения, а в такте Тз осуществляется обмен данными между ведущими и ведомыми блоками. По сигналу с выхода канала цикла 26 микропроцессора 9 начинается цикл обмена. В такте Т1 микропроцессор 9 на шину 24 выдает информацию о типе цикла обмена. которая через узел регистров 10, информационную шину 39 и коммутатор 19 поступает в узел коммутации 18. Кроме того. в такте

Т1 микропроцессор 9 на шину 23 выдает адрес обращения, а на выходе 40 элемента

И 14 формируется строб начала цикла обме1784980

5 6 на, который через элемент ИЛИ 20 поступа- микрокоманд 59 и микропрограммную пает на вход 36 узла коммутации. По отрица- мять 60, причем первая группа входов сумтельному фронту такта Т1 (строба начала матора 55 соединена с входами регистра цикла обмена) в узле коммутации 18 фикси- обращенйя 44 и первой 45 группы элеменруется тип цикла обмена, в узле регистров 5 тов И и группой выходов регйстрового узла

10 — адрес обращения, в узле управления 11 47; группа входов регистрового узла соедичерез вход 25 — направление передачи ин-. нена с выходами группы элементов И 56, формации для такта Т4 и разрешается узлу АЛУ 53, входы групйы элементов И 56 АЛУ управления 11 и узлу коммутации 18 форми- 53 соединены с груййой, abixopoa сумматора рование импульсов тактов т2, тз, т4.: .:" 10 55 и входами элемента И 57, вторая группа

В случае, если какой-либо из ведущих . входов сумматора 55 соединена с выходами блоков 2, 3, 4 на шины 39 выдает неверную . аккумулятора 48, группа входов-аккумулято- информацию о типе цикла обмена, то сост- ра 48 соединена с группой входов регистра ветствующий ведомый блок на коммутаторе команд 49 и выходамй второй группы эле19 одним из выходов 41, 42, 43 блока конт- 15 ментов И 46, выходы регистра команд 49 роля 8, переключается на другую шину, ве- соединены с первой группой входов регистдущий блок триггером 13 блокируется до ра адреса 58, выход переноса сумматора 55 инициализациисистемы(приэтомчерезпо- . и его старший выход из группы выходов вторитель 15 и его выход 31 формируется соединены с первымй двумя входами регизапрос прерывания для трех: микропроцес- 20 стра признаков 50, третий вход регистра соров 9, а ведомый блок получает, на эле- признаков 50 соединен с выходом элемента менте ИЛИ 20, строб начала цикла обмена с И 57.АЛУ 53, выходы регистра признаков 50 другого ведущего блока. В такте Т2 узел соединенысвторойгруппойвходоврегиступравления 11 своими выходами 27 разре- ра адреса 58, третья группа входов регистра шает передачу узлом регистров 10 на шийу 25 адреса 58 соединены с группой выходов ре39 первой части адреса, а узел коммутации .гистра микрокоманд 59, выходы регистра .18 своими выходами 33 разрешает прием адреса 58 соедйнены с входами микропрогчерез коммутатор 19 первой части адреса в раммной памяти 60; выходы микропрогадресные регистры накопителя16. Втакте ргммной памяти 60 соединены с входами

T3 аналогично осуществляется переда- 30 регистра микрокоманд59; Первый вход реча второй части адреса, В такте Т4 осущест- тйстра микрокоманд 59 соединен с выховляется обмен данными между ведущими и дом первого одновибратора 51, выход ведомыми блоками, Если в текущем цикле " второго-одновибратора 52 соединен с перведущий блок осуществляет. прием инфор-": .вым входом регистра команд 59, первым мации, то в такте Т узел управления 11 35 входом регистра адреса 58, первым вховыходами 27 отключает узел регистров 10 и дом аккумулятора 48, первым входом регивыходом 28 включает мультиплексор 12, а стрового узла 47, четвертым входом узел коммутации.18 выходом 35 включает регистра признаков 50 и входом управлегруппу элементов И 17, Программно-аппа- ния регистра обращенйя 44, входы одноратная инйциализация системы (по включе- 40 вибратоpoâ 51, 52 соединены со входом ни1о системы условно не приведена) синхронизации микропроцессоров 22, осуществляется с помощью элемента И-НЕ первый выход регистра микрокоманд 59

21, выходы 38 которых объединены в мон- соединен с выходом 26 канала цикла миктажное ИЛИ, при этом они выполняют фун-. ропроцессора 9, второй вход регистра адкцию мажоритарного элемента "Два йз 45 реса 58 соединен со входом 38 трех" для выходов состояния 37 (устанавли-. иниЦиализации микропроцессора 9, треваемых программно) накопителей 16. тий вход регистра адреса 58 соединен со

На.фиг. 3 приведен алгоритм инициали- входом 31 запроса йрерыванйя микропро- зации.: цессора 9, выходы первой группы элеменНафиг,4представлен вариантреализа- 50 тов И 45 соединены со входами, второй ции микропроцессоров., групйы элементов И 46 и второй группой

Микропроцессор 9 содер>кит регистр информационных входов- выходов 24 обращения 44, группы элементов И 45, 46, . микропроцессора 9, выходы регистра обрегистровый узел 47, аккумулятор 48, ре- ращения 44 соединены с первой груйпой гистр команд 49, регистр признаков 50; два 55 выходов 23 адреса обращения микропроодновибратора 51, 52, арифметическо-логи- цессора 9, кроме того выходы регистра микческое устройство (АЛУ) 53 и блок управле- рокоманд 59 (условно не приведенные на ния (БУ) 54, причем АЛУ содержит сумматор фиг.2 соединены соответственно с управля55, группу элементов И 56, элемент И 57, а ющими входами: 61 регистра признаков 50, БУ содержит регистр адреса 58, регистр 62 регистрового-узла 47, 63, аккумулятора

48, 64, сумматора 55, 66 регистра обраще- - . На фиг. 7 представлен вариант реализа-, ния 44, 55 регйстра команд 49, 67 групп цииузла коммутации. элементов И 45, 46 и 68 группьг элементов .. Узел коммутации 18 содержиг регистр

И 56, ::::- ;"::::: .: .:.:,::- .:::: ..; .. -; 81,.сдвиговый регистр 82, дешифратор 83 и На фиг. 5 представлен узел управления. 5 элемент ИЛИ 84, причем входы регистра 81

Он copeð>êèò сдвйговый регистр 70, D- соедйнены с группой информационных вхотриггер 71, три элемента И 72 73, 74 и эле- дов 32 узла коммутации 18, первый выход мент ИЛИ 75, причем первый вход первого регистра 81 соединен с первым входом де ; элемента И 72 соединен с вторым стробиру- шифратора 83, второй въ1ход регистра 81 ющим входом 30 узла управления 11, инфор- 10 соединен с вторым входом дешифратора 83 мационный .вход 69 младшего разряда и первым входом элемента ИЛИ 84; выхосоединен с:уровнем лог. 1, второй вход riep- ды дешифратора 83, первый и второй вывого элемента И 72 соединен с входом зане- ходы сдвигового регйстра 82 соединены с ceíèÿ сдвигового регистра 70 и с первым группой выходов 33. узла. комму гации - 8, стробйрующим входом 26 узла управления 15 тактовый вход22узла коммутации 18.соеди11, вход синхронизации сдвигового регист- нен со входом стробирования сдвигового ра 70 соединен с тактовым входом 22 узла регистра 82, вход начала цикла 36 узла комуправления 11, выход первого элемента И мутации 18 соедйнен C входом стробирова72 соединен с первым. входом элемента . ния регистра 81 и входом сброса сдвигового

ИЛИ 75, со стробирующйм входом D-тригге- 20 регистра 82, третий выход сдвигового регера 71 и с вторым стробируюц им вь1ходом 29 стра 82 соединей с вторым входом элеменузла управления 11; выход элемента ИЛИ та ИЛИ 84 и входом разрешения

75, первый; второй выходы сдвигового ðe-,дешифратора 83; выход-элемента ИЛИ 84 гистра 70 и выход элемента И 72 соедине- соединен с управляющим выходом 35 узла ны с группой выходов 27 узла управленйя 25 коммутации 18.

11; третий выход сдвигового регистра 70 На фиг, 8 представлен вариант реализасоединен с первыми входами второго:73 и ций накопителя. третье о 74 элементов И, выход второго: — Накопитель 16 содержит вводные групэлемента И 73 соединен с вторым входом пы элементов И 85, выводные групггы злеэлемента ИЛИ 75, прямой и инверсный вы- 30 ментов И 86, два дешифратора 87, 8; два ходы D-триггера 71 соединены соответст- . регистра 89,90 и матрицу памяти 91, причем венно с вторыми входами второго 74 и первая группа информационных входов 3 третьего 73 элементов И, выход третьего накопителя 16 соединена с входами регистэлемента И 74 соедийен с первым строби- ров 89, 90, группой входов матрицы памяти рующим выходом 28 узла управления 11, 35 91 и входами выводных групп элементов

D,-вход D-триггера 71 соединен с информа- . 86, выходы выводных групп элементов И ционнь м входом 25 узла управления 11, . 86 соедйнены с внешними выходами накопителя 16; выходы вводных групп элеменНа фиг. 6 представлен вариант реализа- тов И 85 соединены между собой ции узла регистров. 40 соответСтвенно, с группой выходов-матриУзел регистров 10 содержит два регист- цы памяти 91 и с группой выходов 34 накора 76, 77 и три группы элементов И 78, 79, пителя 16, входы вводных групп элементов 80; причем группы входов регистров 76, 77 . И 85 соединены с внешйими входами-на- соединены между собой соответственно и с копителя 16, группы выходов регистров 89, первой группой входов 23 узла регистров 45 90 образуют адресную йину и соедйнены

10; стробирующие входы регистров 76, 77 с группазии входов дешйфраторов 91, 92 и саедйнены между собой и со входами уп- с адресййми входами матрицы памяти 91, равления трех групп элементов И 78, 79; . выходы первогодешифратора87соедйне80 образуют третью группу входов 27узла ны с управляющими входами вводных регистров 10, группа выходов первого рв- 50 групп элементов И 85, выходы второго де, гистра 76 соединена со входами первой шифратора88соединейысуправляющими группы элементов И 78, группа выходов входами выводных групп элементов.И 86, второго регистра 77 соедйнена со входами входы стробирования дешифраторов 87, 88. второй группы элементов И 79; входы: регистров 89,90и управления матрицей патретьей группы элементов И 80, соединены 55 мяти 91. соединены со второй группой вхосо второй группой информационных вхо- дов 33 накопителя 16Ä 37 выводной

- дов-выходов 24 узла регистров 10, выходы группы элементов И 86 соединен с выходом трех трупп элементов И 78, 79, 80 соедине- 37 накопителя 17. ны между собой соответственно и с группой На фиг. 9 представлен вариант реализавыходов 39 узла регистров 10. ции бйока контроля.

9 10 . Блок контроля 8 содержит три элемента коммутации каждого канала обмена; выход сравнения 92, 93,94 и три элемента ИЛИ 95, начала цикла обменамикропроцессора сое96, 97,.причем первая группа информацион- динеьгс первым стробирующим входом узла ных входов 39 блока контроля 8 соединена управления, первый стробирующий выходс первой группой входов первого элемента 5 которбго соединен со стробирующим вхосравнения 92 и с второй группой входов доммультиплексора,второйстробирукиций второго элемента сравнения 93, вторая: выход узла управленйя Соединен с первым группа информационных входов 39 блока входом элемента И ис С-входом 3-триггера, контроля 8 соединена с первой группой вхо- выход которого соедийен с вторым стробидов второго элемента сравнения 93 и с вто- 10 рующим входом узла управления, вторым рой группой входов третьего элемента входом элемента И и через повторитель — c сравнения 94, третья группа информацион- выходами повторителей других каналов и с ных входов 39 блока контроля 8 соединена входами запроса прерывания всех микро. с первой группой входов третьего элемента процессоров, группа выходов узла регистсравнения 94 и второй группой входов пер- 15 ров каждого ведущего блока соединена с вого элемента сравнения 92, выход первого выходами элементов И группы, первой групэлемента сравнения 92 соединен с первым пой выходов мультйплексора и первой групвходом первого элемента ИЛИ 95 in co вто- пой генератора ийформационных входов рым входом третьего элемента ИЛИ 97, вы- коммутатора своего канала обмена, а также ход второго элемента сравнения 93 20 с группой входов узла контроля, соответстсоединен с первым входом второго элемен- вующий данному каналу обмена, выход с та ИЛИ 96 и со вторым входом первого зле- элемента И первого канала обмена соедимента ИЛИ 95, выход третьего элемента ненспервымивходамиэлементовИЛИперсравнения 94 соединен с первым входом вого и второго каналов обмена, выход третьего элемента ИЛИ 97 и с вторым вхо- 25 элемента И второго канала обмена —.с вторым дом второго элемента ИЛИ 96, выходы эле-;. входом элемента ИЛИ второго канала и ментов ИЛИ 95, 96, 97 соединены первым входом элемента ИЛИ третьего касоответственно с первым 41, вторым 42 и - нала, выход элемента И третьего канала — с третьим 43 выходами блока контроля 8. . вторыми входами элементов ИЛИ третьего

30 и первого каналов обмена, в каждом ведо, Ф о р м у л а и з о б р е т е н и я мом блоке выход элемента ИЛИ соединен с

1. Резервированная вычислительная си- входом начала цикла узла коммутации, групстема, содержащая задающий генератор, па информационных входов которого соедивыход которого соединен с синхронизирую- нена с выходом "коммутатора и первой щими входами трех микропроцессоров, три 35 группой информационных входов накопитенакопителя и блок контроля, о т л и ч а ю -. ля, а груйпа выходов — с второй группой щ а я с я тем, что, с целью повышения на- информационных входов накопителя, групдежности, система содержит три канала об- " па информационных выходов которого соемена, каждый из которых содержит узел: дйнена с входами элементов И группы, регистров, узел управления, мультйплек- 40: управляющий вход которой соединен с упсор., элемент И, J-триггер и повторитель, равляющим выходом узла коммутации, вцобразующие вместе с соответствующим ход сигнализации состояния накопителя микропроцессором ведущий блок канала первого канала обмена соединен с первыми обмена, а также группу элементов И, эле- - входами элементов И-НЕ первого и второго мент И-НЕ, узел коммутации, коммутатор и 45 каналов обмена, выход сигнализации cactbэлемент ИЛИ, образующие вместе с соот-. яния накопителя второго канала обмена советствующим накопителем ведомый блок единен с первым входом элемента И-НЕ канала обмена, при этом в каждом ведущем второго канала и вторым входом элемента блоке группа выходов адреса обращения И-HE первого канала, выход сигнализации микропроцессора соединена с первой груп- 50 состояния накопителя третьего канала соепой информационных входов узла регист-: динен с вторыми,. входами элементов И-НЕ ров, вторая группа информационных входов второго и третьего каналов обмена, выходы которого соединена с группой информаци-. элементов И-HE трех каналов соединеонных входов-выходов микропроцессора, с: ны между собой; с К-вхоДами J-триггеров и группой выходов мультиплексора и с инфор- 55 с входами инициализации микропроцессомационнымвходомузлауправления,группа: ров всех каналов, первый, второй и третйй выходов которого соединена с группой уп- выходы блока контроля соединены с управляющих входов узла регистров, выход равляющими входами мультиплексора, задающего генератора соединен с так- коммутатора и с J-входом J-триггера сооттовыми входами узла управления и узла ветственно первого, второго и третьего ка1784980

12 налов обмена, группа выходов узла регистров первого канала обмена соединена с второй группой выходов мультиплексора и с второй группой информационных входов коммутатора второго канала обмена, груп- 5 па выходов узла регистров второго канала обмена соединена с второй группой выходов мультиплексора и с второй группой информационных входов коммутатора третьего канала обмена, а группа выходов 10 узла регистров третьего канала — c второй группой выходов мультиплексора и второй группой информационных входов коммутатора первого качала обмена.

2. Система по и. 1. отличающаяся 15 тем, что узел управления содержит сдвиговый регистр, D-триггер, три элемента И и элемент ИЛИ, причем первый вход йервого элемента И является вторым стробирующим входом узла управления, второй вход. 20 первого элемента И. соединенный с входом сброса сдвигового регистра, является первым стробирующим входом узла управления, вход синхронизации сдвигового регистра является тактовым входом узла уп- 25 равления, выход первого элемента И соединен с первым входом элемента ИЛИ, со стробирующим входом 0-триггера и вторым стробирующим выходом узла управления, выход элемента ИЛИ, первый и второй вы- 30 ходы сдвигового регистра образуют группу выходов узла управления, третий выход сдвигового регистра соединей с первыми входами второго и третьего элементов И, выход второго элемента И соединен с вто- 35 рым входом элемента ИЛИ, прямой и инверсний выход 0-триггера соединены соответственно с вторыми входами второго и третьего элементов И, выход третьего эле. мента И является первым стробирующим 40 выходом узла управления, а 0-вход 0-триг- . гера является информационным входом узла управления.

3. Система по и, 1, отличающаяся тем, что узел коммутации содержит регистр, 45 сдвиговый регистр.и элемент ИЛИ, причем информационнь1е входы регистра являются группой информационных входов узла ком-. мутации, первый выход регистра соединен с первым входом дешифратора, второй выход регистра — с вторым входом дешифратора и первым входом элемента ИЛИ, выходы дешифратора вместе с первым и вторым выходами сдвигового регистра являются группой выходов узла коммутации, тактовый:вход узла коммутации соединен с синхронизирующим входом сдвигового регистра, вход начала цикла узла коммутации соедийен с входом стробирования регистра и входом сброса сдвигового регис гра, третий выход сдвигового регистра соединен с вторым входом элемента ИЛИ и входом разрешения дешифратора, выход элемента ИЛИ соединен с управляющим выходом узла коммутации.

4. Система по и. 1, отличающаяся тем, что блок контроля содержит три элемента сравнения и три элемента ИЛИ, причем первая группа йнформационных входов блока койтроля Соединена с первой группой вхбдов первого элемента сравнения и второй группой входов второго элемента сравнения, вторая группа информационных входов блока контроля соединена с первой группой входоь второго элемента сравнения и со второй группой входов третьего элемента сравнения, третья группа информационных входов блока контроля соединена с первой группой входов третьего элемента сравнения и с второй группой входов первого элемента сравнения, выход первого элемента сравнения соединен с первым входом первого элемента ИЛИ и с вторым входом третьего элемента ИЛИ. выход второго элемента сравнения соединен с первым входом второго элемента

ИЛИ и вторым входом первого элемента

ИЛИ, выход третьего элемента сравнения соединен с первым входом третьего элемента ИЛИ и с вторым входом второго элемента ИЛИ, выходы элементов ИЛИ являются соответственно первым; вторым и третьим выходами узла контроля.

1784980

7Я Т (Q ) Т1

Аюд Ы генерапор <

Расход зУ

РЫХОР ФО и щоза цикла

ЙхОЮ 23

Йгхпд/йод 24

U2, 1784980

1784980

1784980

Ю

1 ) )

О с

Од

,ю Ь. адресная шона

Фиг.

ДУа.л2

I.

ЗУавФ

Составитель А. Андрющенко Az9

Редактор

Техред М.Моргентал Корректор Е. Пап

Заказ 4365 Тираж Подписное

ВНИИПИ Государственного комитета rio йзобретениям и открытиям при ГКНТ СССР

113035,.Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101