Устройство управления доступом к локальному каналу микропроцессора

 

Изобретение относится к вычислительной технике и может быть использовано для управления доступом к локальному каналу микропроцессора абонента, процедура захвата (освобождения) .канала передачи у которого отличается от соответствующей процедуры микропроцессора. Целью изобретения является упрощение устройства. Устройство содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. элемент задержки, элемент И с тремя состояниями, два элемента НЕ и четыре триггера. Упрощение устройства по сравнению с прототипом обеспечивается за счет сокращения числа используемых элементов и количества соединений между ними . 2 ил.

СО103 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ!УВЛИК (51)s 6 06 F 13/00. 13/36

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) 1„)@И

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

k АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4920497/24 (22) 19.03.91 (46) 07.04.93. Бюл. 1л1.. 13 (71) Йаучно-исс1едовательский институт средств вычислительной техники (72) А,H.Äîêoëèí и И.Ю,Втюрина (56) Ю.Чжен Лю, Г. Гибсон. Микропроцессоры семейства 8086/8088. М.: Радио и связь, 1987, с. 383.

Руководство по применению ИМС серии К 1810, РД 110381.0-86. (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДОСТУПОМ К ЛОКАЛЬНОМУ КАНАЛУ МИКРО.ПРОЦЕССОРА

Изобретение относится к вычислительной технике и может быть использовано для управления доступом.к локальному каналу микропроцессора.

Целью изобретения является упрощение устройства управления доступом к локальному каналу микропроцессора, выполняющего процедуру захвата активного абонента для безусловного отключения этого абонента от общего (c источником запроСЪ) канала передачи (например. от локального канала микропроцессора).

Поставленная цель достигается тем. что в известное устройство, содер>кащее три триггера, элемент НЕ и элемент И с тремя состояниями, выход которого соединен с входом — выходом захвата устройства. выход первого триггера является выходом подтверждения захвата устройства. вход сброса устройства соединен «входом сброса второго триггера. допплн « Ill llî введеньl

„„SU ÄÄ 1807491 А1 (57) Изобретение относится к вычислительной технике и может быть использовано для управления доступом к локальному каналу микропроцессора абонента, процедура захвата (освобождения) .канала передачи у которого отличается от соответствующей процедуры микропроцессора. Целью изобретения является упрощение устройства.

Устройство содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. элемент задержки, элемент И с тремя состояниями, два элемента НЕ и четыре триггера. Упрощение устройства по сравнению с прототипом обеспечивается за счет сокращения числа используемых элементов и количества соединений между ними, 2 ил. четвертый триггер, второй элемент НЕ, элемент задер>кки и элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ. выход которого через второй элемент

НЕ соединен с единичным входом второго триггера. выход которого соединен с нулевым входом третьего триггера, инверсный выход которого соединен с информационным входом третьего триггера. синхровходом второго триггера, входами элемента И с тремя состояниями и входом сброса четвертого триггера, выход которого соединен с входом сброса первого триггера, синхровход и информационный вход которого соединены соответственно с выходом элемента

И с тремя состояниями и шиной логической единицы устройства. вход синхронизации устройства соединен с синхровходом четвертого триггера и через первый элемент

HF - с синхровходом третьего триггера, вход запроса устройства соединен с первым входом элемента ИСКЛЮЧАЮI! (Е Е ИЛИ и с

1807491 входом элемента задер>кки, выход которого соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход сброса устройства соединен с информационным входом четвертого триггера, информационный вход второго триггера соединен с шиной логического нуля устройства.

Существенные отличия предлагаемого технического решения заключаются в уменьшении числа элементов и связей между ними, что дает новый положительный эффект. Устройства, идентичные предлагаемому, в патентной и научно-технической литературе не .обнару>кены, что позволяет сделать вывод о том, что оно обладает новизной и существенными отличиями.

Ка фиг, 1 представлена электрическая принципиальная схема устройства; на фиг.

2 — временная диаграмма работы устройства, Устройство управления доступом к локальному каналу микропроцессора содержит вход 1 запроса. вход 2 синхронизации, вход 3 сброса, элемент 4 задер>кки, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 5, элементы НЕ б и

7; триггеры 8-11, элемент И 12 с тремя состояниями, выход которого подключен к входу-выходу 13 захвата устройства и синхровходу триггера 8, выход которого являет-. ся выходом 14 подтверждения захвата устройства.

Вход 1 запроса устройства предназначен для приема сигнала запроса локального канала микропроцессора от абонента, требующего доступа к этому каналу, Длительность этого сигнала оп ределяет длительность захвата канала абонентом.

Вход 1 запроса устройства. подключен к входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и «ерез элемент 4 задер>кки — к второму входу элемента ИСКЛЮЧА!ОЩЕЕ ИЛИ 5, выход которого через элемент НЕ 7 соединен с единичным входом триггера 9.

Вход 2 синхронизации устройства, предназначенный для приема серии синхронизирующих импульсов от общего с захватываемым . микропроцессором источника, синхросерии (например, от генератора тактовых импульсов КР1810ГФ84), соединен с синхровходом триггера 11 и через элемент НЕ 6 с синхровходом триггера 10.

Вход 3 сброса устройства предназначен для установки триггеров в исходное состояние и соединен с входом сброса триггера 9 и информационным входом триггера 11.

Сигнал сброса Может поступать от. общего с захватываемым микропроцессором источника (напрычер, от генератора КР1810ГФ84;

25

tM < 7. (1)

30 где t> — длительность импульса, формируемая на выходе элемента 5 (фиг. 1) устройства: т — длительность периода последовательности синхронизирующих импульсов на синхровходе триггера 10 (фиг. 1).

Вход-выход 13 захвата устройства

"предназначен для передачи и приема импульсной последовательности, предусмот40 ренной протоколом захвата микропроцессора, Выход 14 подтверждения захвата устройства предназначен для выдачи сигнала, 45 подтверждающего освобождение локального канала микропроцессором и, следовательно, возмо>кность занятия этого канала абонентом, сформи1зовавшим сигнал запроса на входе 1 (фиг. 1) устройства.

Устройство управления доступом к локальному каналу микропроцессора предназначено для переключения микропроцессора в пассивное состояние (состояние захвата) с целью безусловного

55 освобождения его локального канала для другого абонента, использующего этот канал передачи, на время, определяемое длительйостью сигнала запроса на одноименном входе устройства, 5

15 формирующего синхронизируемый тактовой частотой импульс сброса), Выход триггера 9 подключен к входу сброса триггера 10, инверсный выход которого подключен к информационному входу триггера 10, синхровходу триггера 9, входам элемента И 12 с тремя состояниями и входу сброса триггера 11, Выход триггера 11 соединен с входом сброса триггера 8, информационный вход которого соединен с шиной логической единицы, а информационный вход триггера 9 соединен с шиной логического нуля.

Элементы задержки и ИСКЛЮЧАЮЩЕЕ ИЛИ устройства в совокупности образуют одновибратор, который формирует импульсы по переднему и заднему фронтам сигнала, поступающего на вход 1 запроса (фиг. 1) устройства, Формирование этих импульсов необходимо для разрешения срабатывания тритгеров 9 и 10 (фиг, 1), предназначенных для формирования соответствующих импульсов протокола микропроцессора требуемой длительности и фазы. Длительность импульсов на выходе одновибратора определяется соотношением

1807491

10 11 — в единичное.

При появлении на входе 1,запроса устройства сигнала активного уровня одновиб15

25

50 становится возможным прием устройством

Устройство выполняет согласование двух протоколов передачи управления локальным каналом. Для микропроцессора протокол освобождения (занятия) локально.го канала предусматривает импульсную логику, а именно: обмен тремя импульсами длительностью, равной одному периодутактовой частоты микропроцессора, в двух направлениях: первый импульс формируется устройством для оповещения микропроцессора о необходимости освобождения локального канала, ответный импульс микропроцессора подтверждает освобождение им локального канала и, наконец, третий импульс обозначает конец цикла захвата локального канала и формируется устройством для микропроцессора. При этом в приеме и передаче импульсов участвует один и тот же вход-выход микропроцессора. К числу других особенностей протокола микропроцессора относятся: необходимость синхронизации импульсов, формируемых устройством. тактовой частотой микропроцессора, для гарантии соответствующего времени установки и удержания; отсутствие четкой границы (гарантированного потенциала ЛОГ. 1), разделяющей первый (прямой) и второй (ответный) импульсыы; требование отсутствия импульса запроса во время приема ответного импульса на входе — выходе микропроцессора.

Для абонента, разделяющего локальный канал микропроцессора. протокол предусматривает потенциальнуо логику, а именно: выдачу сигнала. определяющего длительность захвата локального канала микропроцессора; прием сигнала, квитирующего освобо>кдение локального канала микропроцессора, При этом выдача сигнала запроса канала и прием сигнала, подтвер>кдающего освобо>кдение этого канала, осуществляются по раздельным линиям, Согласование таких протоколов необходимо, например, для обеспечения взаимо. действия микропроцессора КМ1810ВМ86, работающего в максимальном режиме (см. бКО.348.800 — 07 ТУ; Отраслевой стандарт

РД 11 0381.0 — 86), и программируемого контроллера прямого доступа к памяти

КР1810BT37 (см, бК0.348.800-12 ТУ) или

КР580ВТ57 (см. бКО.348.745-09 ТУ).

Устройство работает следующим образом. ...При появлении сигнала активного низкого уровня на входе 3 сброса устройства единичный выход триггера 11 на время, onределяемое длительностью этого сигнала и кратное периоду сйнхросерии на efо синх35

40 ровходе, устанавливается в состояние ЛОГ, 0 и сбрасывает по входу сброса триггер 8 в исходное (нулевое) состояние. При этом триггер 9 устанавливается также в нулевое состояние и сбрасывает по входу сброса триггер 10 в нулевое состояние. Таким образом, исходным следует считать такое состояние устройства, когда триггеры 8 — 10 установлены в нулевое состояние, а триггер ратором, состоящим из элементов 4 задер>кки и 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, формируется положительный импульс длительностью (тг — Ь), который поступает на вход элемента НЕ 7. Отрицательный импульс такой же длительности с выхода элемента НЕ

7 поступает на вход установки триггера 9, устанавливая его в единичное состояние.

При этом положительный сигнал с его еди ничного выхода поступает на вход сброса триггера 10, разрешая ему работу в счетном режиме по синхровходу. На выходетриггера

10 формируется импульс длительностью (1з

- ti), которая равна длительности периода синхросерии на входе 2 устройства. Этот импульс поступает на входы элемента И 12 с тремя состояниями, на синхровход триггера 9, устанавливая его в нулевое состояние, а следовательно, сбрасывая в нулевое состояние триггер 10 и запрещая его дальнейшее срабатывание по синхросерии на его синхровходе, и на вход сброса триггера 11 устанавливая последний на время (ц - t1) в нулевое состояние. Из-за наличия ЛОГ. 0 на входе сброса триггера 8 этот триггер не реагирует в момент времени 1з на задний фронт импульса,. который передается элементом И 12 с тремя состояниями с выхода триггера 10 на синхровход триггера 8 и на вход-выход 13 захвата устройства. Выдачей импульса с выхода элемента И 12 с тремя состояниями заканчивается первая стадия выполнения протокола захвата/освобождения канала микропроцессора. По ее завершении выходы элемента И 12 с тремя состояниями переводятся в третье (высокоимпедансное) состояние. благодаря чему импульса с входа — выхода 13 захвата устройства, Во второй стадии протокола захвата/освобождения канала микропроцессором формируется ответный импульс, длительность которого совпадает с периодом синхросерии, общей для микропроцессора и устройства, Особенностью этой стадии является то обстоятельство, что момент формирования ответного импульса 1з

1807491 ахад

ousxpo. низхчии

8хо3Рыхоа

Зах Рама

dxo3 занроса

A>roа хада/еа. ,к аланию

Ьхдава ахаа. cEpooo может совпадать с моментом окончания первого импульса,.формируемого устройством в соответствии с протоколом захвата/освобождения канала микропроцессора, благодаря чему четкая граница между этими двумя импульсами не гарантируется. В момент времени t4 синхросерией на синхровходе триггер 11 возвращается в исходное (единичное) состояние и устанавливает на . входе сброса триггера 8 состояние ЛОГ. 1. разрешая тем самым его функционирование в режиме 0-триггера. По заднему фронту ответного импульса на входе — выходе 13 захвата устройства в момент времени t5 триггер 8 устанавливается в единичное состояние, формируя на выходе 14 подтверждения захвата устройства сигнал активного высокого уровня. Этим завершается вторая стадия протокола захвата/освобождения канала микропроцессора, Появление сигнала пассивного уровня на входе 1 захвата устройства в момент Dpeмени t6 определяет начало третьей стадии протокола захвата!освобождения канала микропроцессора. Алгоритм работы устройства в этой стадии повторяет алгоритм его работы в первой стадии и характеризуется появлением третьего импульса нэ.входевыходе 13 захвата устройства и снятием сигнала активного уровня на выходе 14 подтверждения захвата устройства. Причиной снятия активного уровня сигнала на выходе 14 подтверждения захвата устройства является возвращение триггера 8 в исходное (нулевое) состояние импульсом низкого уровня на его входе сброся. возникающим в момент времени ty.

Таким образом, выполняя функцию согласования протоколов передачи управления локальным каналом микропроцессора в полном объеме, предлагаемое устройство имеет меньшее по сравнению с известными аналогами количество элементов и связей между ними, что уменьшает материальные затраты и повышает надежность его работы, Формула изобретения

5 Устройство управления доступом к локальному каналу микропроцессора, содержащее три триггера, первый элемент НЕ и элемент И с тремя состояниями, выход которого соединен с входом — выходом захвата

10 устройства. выход первого триггера является выходом подтверждения захвата устройства, вход сброса устройства соединен с входом сброса второго триггера, о т л и ч э ющ е е с я тем, что, с целью упрощения уст15 ройства, оно содержит четвертый триггер, второй элемент НЕ. элемент задержки и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого через второй элемент НЕ соединен с единичным входом второго триггера, выход

20 которого соединен с нулевым входом третьего триггера, инверсный выход которого соединен с информационным входом третьего триггера. синхровходом второго триггера, входом элемента И с тремя состояниями и

25 входом сброса четвертого триггера, выход которого соединен с входом сброса первого триггера, синхровход и информационный вход которого соединены соответственно с выходами элемента И с тремя состояниями

30 и шиной логической единицы устройства, вход синхронизации устройства соединен с синхровходом четвертого триггера и через первый элемент НŠ— с синхровходом третьего триггера. вход запроса устройства сое35 динен с первым входом элемента

ИСКЛ10ЧАКЗЩЕЕ ИЛИ и входом элемента задержки. выход которого соединен с вторым входом элемента ИСКЛ10ЧА10ЩЕЕ

ИЛИ, вход сброса устройства соединен с

40 информационным входом четвертого триггера, информационный вход второго триггера соединен с шиной логического нуля устройства.

1807491

ЮыхоЯ ялмем а

942 Е

Редактор

Заказ 1381 Тираж -Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент". г, Ужгород, ул.Гагарина, 101

Aixoo

&усама ф

8ь!хоР

- ачмЕим

Юиюд

РУФ8Ф)й7

Юь хоЗ

AQoI C tpcY

Л . о Я Р 22ЕМ

Ф

Составитель А.Доколин

Техред М,Моргентал Корректор C.Пекарь <