Устройство для контроля цифровых каналов связи

 

Изобретение относится к вычислительной технике и может быть использовано для испытаний мультиплексных последовательных каналов связи и их оконечных устройств . Цель изобретения - повышение достоверности контроля цифровых каналов связи. Устройство содержит блок 1 интерфейса , блок 2 оперативной памяти, мультиплексор 3 адреса,счетчик 4 адреса, регистр 5 команды, счетчик 6 слов, дешифраторы 7 и П, счетчик паузы 8, регистр 9, счетчик состояний 10, блок t2 формирования сигнала ошибки, информационный вход-выход 13, управляющий вход 14. адресный вход 15, вход 16 сигнала увеличения адреса передачи , вход 17 последовательного кода, вход 18 сигнала признака ответного слова, вход 19 сигнала увеличения адреса приема, вход 20 сигнала признака паузы, вход 21 сигнала недостоверности слова, первый и второй входы 22 и 23 синхронизации, выход 24 последовательного кода и выход 25 сигнала ошибки. 6 ил.

СОКОВ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4917307/24 (22) 06.03.91 (46) 07.04.93, Бюл, № 13 (71) Конструкторское бюро "Импульс" (72) В.С.Балан, M.Ñ.Ãðoññìàí и В.А.ШкебеЛьский (56) Авторское свидетельство СССР

¹ 703799, кл, G 06 F 3/64. 1979, Авторское свидетельство СССР № 1580339, кл, G 06 F 3/00, 1990.

Якубовский С.В. и др. Цифровые и аналоговые интегральные микросхемы. / Справочник, М,; Радио и связь, 1989, с. 74, 126, 129, 130 — 132, 134, 135, 182.

Авторское свидетельство СССР

¹ 1198530, кл, G 06 F 13/00, 1983. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФPOBblX КАНАЛОВ СВЯЗИ (57) Изобретение относится к вычислительной технике и может быть использовано для

- Изобретение относится к вычислительной технике и может быть использовано для испытаний мультиплексных последовательных каналов связи и их оконечных устройств.

Целью изобретения является повышение достоверности контроля цифровых каналов связи за счет обнаружения в ответных сообщениях ошибок большего числа видов.

На фиг. 1 приведена структурная схема заявляемого устройства, где показаны блок интерфейса (БИ) 1, оперативное запоминающее устройство (ОЗУ) 2, мультиплексор адреса (МА) 3, счетчик адреса (СЧА) 4. регистр команды (PK) 5, счетчик слов (С:Сл) 6, перI

„„Ы2„„1807490 А1 (я)л G 06 F 13/00. Н 03 М 13/00 испытаний мультиплексkûх последовательных каналов связи и их оконечных устройств. Цель изобретения — повышение достоверности контроля цифровых каналов связи, Устройство содержит блок 1 интерфейса, блок 2 оперативной памяти, мультиплексор 3 адреса, счетчик 4 адреса, регистр

5 команды, счетчик 6 слов, дешифраторы 7 и 11, счетчик паузы 8, регистр 9, счетчик состояний 10, блок 12 формирования сигнала ошибки, информационный вход — выход

13, управляющий вход 14. адресный вход 15, вход 16 сигнала увеличения адреса передачи, вход 17 последовательного кода, вход 18 сигнала признака ответного слова, вход 19 сигнала увеличения адреса приема, вход 20 сигнала признака паузы, вход 21 сигнала недостоверности слова, первый и второй входы 22 и 23 синхронизац .и, выход 24 последовательного кода и выход 25 сигнала ошибки. 6 ил. вый дешифратор (ДШ1) 7, счетчик паузы (СчП) 8, ре истр сдвига (PC) 9, счетчик состояний (СчСо) 10, второй дешифратор (ДШ2)

11, блок 12 формирования сигнала ошибки (БФСО). информационный вход — выход 13. управляющий вход 14, адресный вход 15, вход 16 сигнала увеличения адреса передачи, вход 17 последовательного кода. вход 18 сигнала признака ответного слова, вход 19 сигнала увели:.ения адреса прием;:, вход 20 сигнала признака паузы. вход 21 сигнала недостоверности слова, первый вход 22 синхронизации, второй вход 23 синхронизации, выход 24 последовательного кода, выход 25 сигнала ошибки.

1807490

Ниже рассматривается практическая реализация заявляемого устройства для контроля цифровых каналов связи, Блок 1 интерфейса выполнен на двух микросхемах 8-ми разрядных магистральных приемопередатчиков типа КР588ВА1, включенных независимо для работы на 16ти разрядные шины, причем информационный вход — выход устройства подключен к выводам 16 — 23, а внутренняя двунаправ- "0 ленная шина устройства подключена к выводам 06 — 13 обеих микросхем, Оперативное запоминающее устройстео " выполнено на двух микросхемах ЗУ типа КР537РУЯА, включенных параллельно по адресным входам (выводы 1 — 8, 19, 22, 23 обеих микросхем) и составляющих вход

ОЗУ(2 на фиг. 1), независимо по выводам

9 — 11, 13 — 17 обеих микросхем, подключенным к 16-ти разрядной внутренней шине, и 20 составляющим вход-выход ОЗУ.

Мультиплексор 3 адреса выполнен на четырех микросхемах мажоритарно-мультиплексорных элементов типа К561ИК1, выводы 1, 3, 5 которых являются первым информационным входом; выводы 2, 4, 6— вторым информационным входом, выводы—

15, 13, 11 — третьим информационным входом; выводы 14, 12, 10 — выходом, а выводы

7 и 9 — первым и вторым управляющими 30 входами.

Счетчик 4 адреса выполнен на трех микросхемах двоичных счетчиков типа

К561ИЕ10, s которых 4-х-разрядные счетчики соединены в две группы, каждой из них 35 — по три последовательно соединенных счетчика. Выводы 3-6. 11-14 первой микросхемы и выводы 3-6 второй микросхемы являются первым выходом счетчика, выводы

11-14 второй микросхемы и выводы 3-6; 40

11-14 третьей микросхемы — вторым выходом счетчика,.

Вывод 1 первой микросхемы является первым счетным входом счетчика, вывод 9 второй микросхемы — вторым счетным вхо- 45 дом счетчика.

Регистр 5 команды. 16-ти разрядный регистр команды выполнен на двух микросхемах восьмиразрядных регистров типа

К561ИР6. Выводы 16 — 23 обеих микросхем 50 являются входом регистра, выводы 4-8 первой микросхемы выполняют функцию второго выхода регистра, выводы 1-4 первой микросхемы и выводы 1-8 второй микросхемы являются первым выходом регистра, 55

Счетчик 6 слов и первый дешифратор 7 выполнены на двух микросхемах счетчиков типа К561ИЕ11, каждый из которых имеет встроенный дешифратор. Вывод 7 переноса первой микросхемы соединен с входом 5 переноса второй микросхемы, а выход 7 переноса второй микросхемы является выходом дешифратора. Выводы 4, 12, 13, 3 первой микросхемы и вывод 4 второй микросхемы являются установочным входом счетчика, Выводы 15 обеих микросхем являются счетным входом счетчика. Шина связи выхода счетчика 6 слов с входом дешифра-тора 7 реализуется внутри упомянутой микросхемы, Счетчик 8 паузы выполнен на микросхеме двоичного счетчика типа 1564ИЕ7, причем вывод 11 является разрешающим входом счетчика, вывод 5 — счетным входом счетчика, а выводы 3, 2, 6, 7 составляют выход счетчика.

Регистр 9 сдвига. 16-разрядный регистр сдвига выполнен на двух микросхемах универсальныхых 8-разрядных регистров сдвига типа 533ИР28 и микросхеме 2 ИЛИ-НЕ типа

1564ЛЕ1, причем выводы 2 и 3 последней являются первым и вторым входами синхронизации устройства, а вывод 1 микросхемы

2 ИЛИ-НЕ соединен с выводами 14 обоих регистров сдвига. Вывод 16 первой микросхемы регистра 9 сдвига соединен с выводом 4 второй микросхемы этого регистра.

Вывод 4 первой микросхемы является входом последовательного кода устройства, а вывод 16 второй микросхемы является выходом последовательного кода устройства.

Выводы 5 — 8, 17 — 20 обеих микросхем

1564ЛЕ1 представляют собой 16 — разрядный вход — выход регистра 9 сдвига.

Счетчик 10 состояний выполнен на половине микросхемы типа К561ИЕ10, содержащий два 4-разрядных двоичных счетчика, Выводы 3 и 4 являются выходом счетчика состояний, вывод 1 — его счетным входом, а вывод 7. — входом установки в нуль.

Второй дешифратор 11 выполнен на микросхемах типа 1564ЛА2 (логический элемент 8И-НЕ) и КР556РТ1 (программируемая логическая матрица). Схема второго дешифратора изображена на фиг, 2, Кодировка микросхемы КР556РТ1 реализована по следующим логическим выражениям:

01 =А4 А5

02 =- А4 А5 А2 А4 А5 АО А2

ГЗ = А4 А5 А13 А1/А4 . А2

Р4=А4 А5 A3 А2 А4 А5 A3 * ° Х -=" — ЯД» . А10 А11 А7 А8 А9 . А10 .

А11 1(А4 А5 Аб АО А2 À1 ГГ

А3 А А10 А11 А7 А8 А9 А10 А11 A4 А5 А6 . Ь . Ы . в ьл — ию А11 кГ AB A9 А10 А11

1807490

/А4 А5 Аб А12 А1 А7 А8 А9

° А10 «8

\ГА4 А5 А6 А12 . А1 . А7 А8 А9

° А10 7ГГ

D5 = А4 А5 А13 А11 А4 А5 А5 5 ЬЦУ * В

А9 А10 А11 <

Q А4 А5 Аб АО . А7 А8 А9

Кт5- А11 %r А5 А35 Атт

VA4 А5 А12 А2 А7 А8 А9 10 А10 А11 У

V А4 А5 А12 А2 А7 А8 А9

° A10 A11Y

VA4 А5 А12 .А2 А7 А8 .А9

А11/ у А4 А5 A12 А2 А7 А8 А9

А10 А11

Ю

Блок 12 формирования сигнала ошибки, Этот блок выполнен на двух микросхемах

20 типа 1564ЛИЗ (ЗИ) и одной микросхемы типа 1564ЛЕ4 (ЗИЛИ-НЕ). Электрическое соединение этих микросхем в блоке 12 приведено на фиг. 3.

Устройство для контроля цифровых каналов связи работает следующим образом, В режиме "ЗАГРУЗКА" через блок 1 интерфейса в ОЗУ 2 загружают командные (КС) и информационные (ИС) слова для обмена информацией. В режиме "РАБОТА", который устанавливается процессором (вне устройства), заявляемое устройство осуществляет последовательную выдачу этих слов, а затем принимает и анализирует ответные сообщения.

В зависимости от переданной когланды ответные сообщения могут быть трех типов (см. фиг, 4):

1) ОС (ответное слово) — фиг. 4а, 2) ОС + ИС (информационное слово)— фиг. 4б, 3) ОС+ (ИхИС) — фиг. 4в. где N — целое число.

Как отмечалось. при приеме необходимо контролировать длину слова, четность

45 слова, время ответа, тип. слова (ОС, ИС), непрерывность сообщения (отсутствие пауз между словами), количество слов (соответствие указанному в ко ланде).

При несоблюдении любого из заданных шести условий блок 12 формирования сигнала ошибки вырабатывает на выходе 25 сигнал, по которому процессор повторяет цикл обмена, либо с по лощью других команд пытается выяснить причину ошибки. В режиме "РАБОТА" по сигналу, поступающему на управляющи1й вход 14, мультиплексор

3 адреса подключает к адресным входам

ОЗУ 2 выходы счетчика 4 адреса. Из упомянутого ОЗУ считывается командное слово . (КС) и записывается в регистр 5 команды и в регистр 9 сдвига, из которого затем последовательно по сигналу, поступающему на вход 23 синхронизации, передается на выход 24.

Считываемое из ОЗУ командное слово содер>кит биты адреса; бит, определяющий направление передачи данных; биты подадреса или признаки команды управления; биты количества слов или кода команды управления (фиг. 5). Если бит направления передачи данных равен нулю, то вслед за командой в систему передаются информационные слова. При этом ответное сообщение состоит из одного ответного слова, Если бит направления передачи данных равен единице и имеется признак команды управления (коды 00000 или 11111), то возможны ответные сообщения, состоящие как из одного ответного слова, так, и из ответного слова с информационным словом, в зависимости от кода команды управления. Если же нет признака команды управления, то после команды вслед за паузами должно следовать ответное сообщение. состоящее из ответного слова и N информационных слов (N равно двоичному числу, записанному в поле "количество слов", фиг. 5).

Таким образом. командное слово, записанное в регистр.5 команды, позволяет определить вид о>кидаемого ответного сообщения. С выходов регистра 5 команды код количества слов записывается (по установочному входу) в счетчик 6 слов, а разряды направления передачи данных, признаков кода управления и самого кода управления поступа|от на дешифратор 11.

После передачи командного сообщения на счетчик 8 паузы поступает сигнал признака паузы с входа 20 устройства, который разрешает подсчет импульсов синхронизации, поступающих на вход 22. Выходы разрядов счетчика 8 паузы подключены к первому входу блока 12. Последний вырабатывает сигнал ошибки на выходе 25 устройства при превышении числом в счетчике 8 заданного значения. Слова ответного сообщения в последовательном коде поступают на регистр

9 сдвига через вход 17 устройства ll зап,col ваются в ОЗУ 2. Адрес записи формируется на счетчике 4 адреса. который управляется сигналом увеличения адреса приема со входа 19 устройства. Сигнал увеличения адреса приема, свидетельствующий о поступлении слова, подается на вход дешифратора 11, который вырабатывает сигналы, управляющие счетчиком 10 состояний, счетчиком 6 слов, мультиплексором 3 адреса и блоком 12 формирования сигнала ошибки. Кроме того, 1807490

10

25

35

50 на входы дешифратора 11 поданы сигналы с выхода регистра 5 команды, определяющие тип ответного сообщения, сигнал с выхода дешифратора 7, сообщающий о получении Й слов данных, сигнал с выхода счетчика 10 состояний, сигнал признака паузы с входа 20 и сигнал признака ответного слова с входа 18.

Рассмотрим конкретный случай, когда ожидается ответное сообщение, состоящее из ответного слова и четырех информационных слов (фиг. ба). При этом в счетчик 6 слов будет записано число 4. При поступлении сигнала увеличения адреса приема с входа

19 на дешифратор 11 последний вырабаты- 1 вает сигнал перехода, увеличивающий состояние счетчика 10 на единицу, т.е. переводящий его из исходного состояния

"0" в состояние "1" (фиг. 6б). В этом состоянии отсутствие сигнала признака ответного слова на входе 18 (т,е. неверный тип слова) вызовет в дешифраторе 11 формирование сигнала ошибки в сообщении (ОШС), поступающего на вход блока 12. Помимо того, в этом состоянии снятие сигнала увейичения адреса приема со входа 19 вызовет появление в дешифраторе 11 нового сигнала йерехода, переводящего счетчик 10 в следующее состояние "2" (фиг. 6б), B состоянии "2" поступление новых слов, сопровождающихся сигналами на входе 19 вызывает формирование сигнала управления счетчиком 6 слов, работающим на.вычитание. В состоянии "2" в отличие от состояния "1" не отсутствие, а наличие сигнала признака ответного слова на входе 18 (неверный тип слова) вызовет в дешифраторе 11 формйрование сигнала ошибки в сообщении (ОШС), поступающего на вход блока 12 (фиг. 6в), При достижении счетчиком 6 нуля срабатывает дешифратор

7, подавая на вход дешифратора 11 сигнал, из которого будет сформирован очередной сигнал перехода и счетчик 10 будет переве-деН в состояние "3" (фиг-. 6б).

В состоянии "3" уже не должно быть 4 поступления слов. Поэтому при появлении . на входе 19 сигнала увеличения адреса приема (т.е; при поступлении лишнего слова) также будет выработан дешифратором 11 сигнал ошибки в сообщении (ОШС), что свидетельствует о неверном количестве слов (фиг. 6г).

В состояниях "1" и "2", т.е, во время . сообщения, появление на входе дешифратора 11 сигнала признака паузы с входа 20 5 также вызовет формирование сигнала OLUC (фиг. 6д). Так будет обнаружено нарушение непрерЫвности ответного сообщения.

Аналогично дешифратор 11 и счетчик 10 состояний будут работать при других видах ответных сообщений.

Во всех состояниях, кроме исходного, формируется сигнал, управляющий мультиплексором 3 адреса, Блок 12 вырабатывает сигнал ошибки, поступающий на выход 25, либо при наличии сигнала ОШС от дешифратора 11, либо при наличии сигнала недостоверного слова на входе 21, либо, если на входы блока 12 одйовременно воздействуют сигнал "ожидание ответа" от дешифратора 11 и кодовый сигнал от счетчика 8 паузы, код числа которого превышает код заданного времени ответа. Упомянутый кодовый сигнал также устанавливает в исходное состояние счетчик 10, После этого устройство готово к сле-. дующему циклу работы, Таким образом, помимо ошибок в длине слова, четности слова, количестве слов и во времени ответа в ответном сообщении дополнитепьно выявляются нарушение непрерывности и неправильный тип слова.

Технико-экономическая эффективность заявляемого устройства состоит в том, что повыиается достоверность контроля цифровых каналов связи благодаря обнаружанию в ответных сообщениях ошибок, связанных со всеми основными критериями достоверности, Это обеспечивает более эффективное использование испытуемых цифровых каналов связи, широко применяемых во многих областях науки и техники. Вместе с тем получение полной информации о достоверности ответных сообщений позволяет более оперативно и более экономично эксплуатировать аппаратуру с цифровыми каналами связи, где ведется двусторонний обмен информацией, Формула изобретения

Устройство для контроля цифровых каналов связи, содержащее блок интерфейса, первый вход — выход которого соединен соответственно с входом-выходом регистра сдвига, входом — выходом блока оперативной памяти, входом регистра команды, счетчик адреса, первый выход которого соединен с первым информационным входом мультиплексора адреса, выход которого подключен к информационному входу блока оперативной памяти, счетчик слов. выход которого соединен с входом первого дешифратора, счетчик паузы, выход которого подключен к первому входу блока формирования сигнала ошибки, счетный вход счетчика пауз соединен с первым синхронизирующим входом регистра сдвига и является первым входом синхрониза1807490

1О ции устройства, второй синхронизирующий вход регистра сдвига является BTopblM входом синхронизации устройства, информационный вход регистра сдвига является входом последовательного кода устройства, а выход регистра сдвига является выходом последовательного кода устройства, о т л ич а ю щ е е с я тем, что, с цельЮ повышения достоверности контроля цифровых каналов связи, в него введены второй дешифратор и счетчик состояний, первый выход второго дешифратора соединен с первым управляющим входом мультиплексора адреса, второй выход второго дешифратора соединен со счетным входом счетчика слов, третий выход второго дешифратора — с вторым входом блока формирования сигнала ошибки, четвертый выход второго дешифраторз — с третьим входом блока формирования сигнала ошибки, пятый выход второго дешифратора — со счетным входом счетчика состояний, выход которого подключен к первому входу второго дешифратора, первый выход блока формирования сигнала ошибки подключен к входу установки в "0" счетчика состояний, первый и второй выходы регйстра команды подключены соответственно к установочному входу счетчика слов и второму входу второго дешифратора, третий вход которого соединен с выходом первого дешифратора, второй выход счетчи5 ка адреса подключен к второму информационному входу мультиплексора адреса, третий информационный и второй управляющий входы которого являются соответственно адресным и управляющим входами

10 устройства, второй вход-выход блока интерфейса и первый счетный вход счетчика адреса являются соответственно информационным входом-выходом и входом сигнала увеличения адреса передачи устройства, 15 четвертый вход второго дешифратора объединен с разрешающим входом счетчика пауз и является входом сигнала признака паузы, пятый вход второго дешифратора объединен с вторым счетным входом счетчи20 ка адреса и является входом сигнала увеличения адреса приема устройства, шестой вход второго Дешифратора, четвертый вход и второй выход блока формирования сигнала ошибки являются соответственно входом

25 сигнала признака ответного слова, входом сигнала недостоверности. слова и выходом сигнала ошибки устройства.

0r й,7

Or 8x.20

Or БхЛУ

От bx. (B

О.т Ел. (0 ( (Ь вх. 21

0т &.П

Grdce. й

07 й.8

1807490

ФиГ. 2, clbur. 3

КР556РТЕ

564/I ЕФ

К&,3

Кбл. б

Кы. /2

Кй. /2

JC Ел, (0К вых. Z5

flonе од наес.а фиг. 5

Соосцаиие сей ОыцйК ис ис ис ис ос

Наемный Tvh слоаа ос ис ис кс ис

КС

Ягс

Неарное количество слоа

КС ис ис ис ис ис г) Морошение цап ерыанос.ти

КС. OC . UC ис vc

Оаыэа ()шс

Редактор

Корректор С ПекаРь

Заказ 1381 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород. ул.Гагарина. 101

C осто.тгуие о

Йиандное еп C а о

< -РИГ. 6

Составитель В,Балан

Техред M.Ìoðãåíòàë

Пале „колииество слов,/Kqj комат,ы

Ул Равпения" гуопе „roAoal>ec/ ю энОк комо)-/4 Ь/ эл авлениЯ"

@ П,Ьа В/.Е Ни е и ц еда ч и,4 В Ъж