Устройство для обнаружения движущихся объектов

 

Изобретение относится к технике телевидения и может быть использовано для обнаружения: движущихся малоразмерных объектов на фоне неподвижных. Цель изобретения - обеспечение возможности обнаружения и идентификации движущихся малоразмерных объектов на подвижном фоне . Устройство для обнаружения движущихся объектов содержит передающую телевизионную камеру 1, пороговый блок 2, первый 3 и второй 4 элементы И, блок памяти 5, первый 6, второй 7, третий 8 элементы ИЛИ, первый 9, второй 10, третий 11 D-триггеры, первый 12 и второй 13 генераторы импульсов, формирователь строчных и кадровых импульсов 14, первый 15 и второй 16 делители частоты, первый 17 и второй 18 счетчики, первый ключ 19, первый 20, второй 21, третий 22, четвертый 23 и пятый 24 счетчики импульсов, элемент НЕ 25, вычислительный блок 26, первый блок сравнения 27, первый элемент задержки 28.4 з.п. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з Н 04 N 7/18

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1385331 (21) 4764124/09 (22) 27.11.89 (46) 23.05.93. Бюл. М 19 (72) С.В. Стрел ьн иков, В.В. Га вен ко и

И.Б,Степанов (56) Авторское свидетельство СССР

М 1385331, кл. Н 04 И7/18, 1988. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ

ДВИЖУЩИХСЯ ОБЪЕКТОВ (57) Изобретение относится к технике телевидения и может быть использовано для обнаружения- движущихся малоразмерных объектов на фоне неподвижных. Цель изобретения — обеспечение возможности обнаружения и идентификации движущихся

Изобретение относится к технике телевидения и может использоваться для обнаружения движу(цихся малоразмерных объектов на фоне подвижных и их идентификации.

Целью изобретения является обеспечение возможности обнаружения и идентификации движущихся малоразмерных объектов на подвижном фоне с обьектами.

На фиг. 1 изображена структурная электрическая схема устройства для обнаружения движущихся объектов; на фиг, 2— структурная электрическая схема вычислительного блока устройства для обнаружения движущихся объектов; на фиг. 3 — структурная электрическая схема арифметического . блока устройства для обнаружения движущихся объектов; на фиг. 4 — структурная электрическая схема блока оперативной памяти устройства для обнаружения движущихся объектов.

„„. Ц „„1817256 А2 малоразмерных объектов на подвижном фоне. Устройство для обнаружения движущихся объектов содержит передающую телевизионную камеру 1, пороговый блок 2, первый 3 и второй 4 элементы И, блок памя:ти 5, первый 6, второй 7, третий 8 элементы

ИЛИ, первый 9, второй 10, третий 11 Р-триггеры, первый 12 и второй 13. генераторы импульсов, формирователь строчных и кадровых импульсов 14, первый 15 и второй 16 делители частоты, первый 17 и второй 18 счетчики, первый ключ 19, первый 20, второй 21, третий 22, четвертый 23 и пятый 24 счетчики импульсов, элемент НЕ 25, вычислительный блок 26, первый блок сравнения

27, первый элемент задержки 28. 4 з.п. 4 ил.

Структурная электрическая схема устройства для обнаружения движущихся объек-: ф тов содержит первый генератор 1 импульсов, вычислительный блок 2, первый . делитель 3 частоты, первый счетчик ф первый счетчик 5.импульсов, блок 6 оператив- QO ной памяти, первый элемент И 7, а формирователь 8 строчных и кадровых импульсов, второй делитель 9 частоты, первый элемент ИЛИ 10, второй счетчик 11, второй у . счетчик 12 импульсов, передающая телевизионная камера 13 (flTK), пороговый блок 14, второй элемент И 15, третий счетчик 16 им- )3и пульсов, второй элемент ИЛИ 17, первый

О-триггер 18, второй О-триггер 19, третий

Р-триггер 20, второй генератор 21 импульсов, первый ключ 22, первый блок 23 сравнения, элемент HE 24, четвертый счетчик 25 импульсов, первый блок 26 задержки, пятый счетчик 27 импульсов, третий элемент ИЛИ .

28.

1817256.Структурная электрическая схема вы- теля частоты 3, на вход С блока 67 оперативчислительного блока 2 устройства для обна- ной памяти и на пятый вход вычислительно-, ружения движущихся объектов (фиг. 2) го блока 2. Строчные импульсы с первого содержит первый блок 29 оперативной па- выхода формирователя 8 поступают на вход мяти, второй блок 30 оперативной памяти, 5 второго делителя 9 частоты, на вход R (устадешифратор 31, арифметический блок 32, новочный) первого счетчика 4, на первый первый делитель ЗЗ, второй делитель 34, вход ПТК13 и на первый вход(входобнулетретий делитель 35, четвертый делитель 36, ния) первого счетчика 5 импульсов, обнуляя пятыйделитель37, шестойделитель38, пер- его. Кадровые импульсы со второго входа вый сумматор 39, третий элемент И 40, чет- 10 формирователя 8 поступают на первые вховертый элемент И 41, пятый элемент И 42, ды(входы обнуления) третьего 16 и второго шестой элемент И 43, седьмой элемент И 44, 12 счетчиков импульсов, обнуляя их, на вход первый регистр 45, второй регистр 46, тре- R (установочный) второго счетчика 11, на тий регистр 47, блок 48 постоянной памяти, второй вход ПТК 13, на второй (счетный) первый перемножитель 49, шестой счетчик "5 вход пятого счетчика 27 импульсов, где под50 импульсов, седьмой счетчик 51 импуль- считываются, на стробирующие входы C сов, второй блок 52 задержки, триггер 53, первого 18, второго 19 и третьего 20 Р-тригчетвертый элемент ИЛИ 54. геров, Импульсы с выхода второго делителя

Структурная электрическая схема ариф- 9 частоты поступают на первый вход первометического блока 32 устройства для обна- 20 ro элемента ИЛИ 10, с выхода которого они ружения движущихся объектов (фиг. 3) проходятнавторые(счетные)входывторого содержит первый арифметический элемент счетчика 11 и второго счетчика 12 импуль55, второй арифметический элемент 56, тре- сов, где подсчитываются. Импульсы с выхотий арифметический элемент 57, второй да первогоделителя 3 частоты поступают на ключ 58, третий ключ 59, четвертый ключ 60, 25 вторые (счетные) входы первого счетчика 4 первый вычитатель 61, второй вычитатель и первого счетчика 5 импульсов, где подсчи62, третий вычитатель 63, четвертый вычита- тываются, тель 64, седьмой делитель 65, восьмой дели- Текущее значение / (номер строки растель 66, девятый делитель 67, десятый тра)свыходавторогосчетчика12импульсов делитель 68, второй сумматор 69, третий 30 поступает на второй вход вычислительного сумматор 70, второй перемножитель 71, блока 2, на первый вход которого поступает третий, перемножитель 72, четвертый пере- текущее значение i (номер элемента в стромножитель 73, блок 74 постоянной памяти, ке растра) с выхода первого счетчика 5 имблок 75 постоянной памяти, блок 76 посто- пульсов. При движении луча ПТК 13 по янной памяти, блок 77 постоянной памяти, 35 строке импульсы дискретизации, поступаювторой блок 80 сравнения, третий блок 81 щие через первый делитель 3 частоты, на сравнения, четвертый блок 82 сравнения, первый счетчик 4, меняют состояние попятый блок 83 сравнения, восьмой элемент следнего через каждые К импульсов, где К- И 84. коэффициент деления первого делителя 3.

Структурная электрическая схема блока 40 частоты. Строка, таким образом, разбиваето

29, 30 оперативной памяти устройства для ся на участки, каждому из которых соответобнаружения движущихся объектов (фиг. 4) ствует определенное состояние первого содержит четвертый регистр 85, пятый ре- счетчика 4, То же самое происходит при гистр 86, шестой регистр 87, седьмой ре- движении луча при кадровой развертке. гистр 88, пятый вычитатель 89, шестой 45 Кадр разбивается на горизонтальные половычитатель 90, седьмой вычитатель 91, де- сы при помощи второго делителя 9 частоты вятый элемент И 92, десятый элемент И 93, и второго счетчика 11. В результате этого одиннадцатый элемент И 94, двенадцатый весь растр оказывается разбитым на прямоэлемент И 95. угольные участки, каждому из которых соотРабота устройства. В исходном состоя- 50 ветствует определенное состояние нии0-триггера18,19,20,образующие сдви- счетчиков 11 и 4 и определенная ячейка Ц говый регистр, находятся в нулевом блока 6 оперативной памяти. Причем при состоянии. Счетчики 5, 12, 16, 25, 27 импуль- прохождении лучом развертки каждого тасов обнулены. Генераторы 1, 21 отключены. кого участка на адресных входах блока 6, Ключ 22 разомкнут. 55 оперативной памяти устанавливается адрес

При включении устройства запускается ячейки, соответствующий этому участку. первый генератор 1 импульсов, с выхода Выходной сигнал (текущий номер кадра) пя-. которого импульсы дискретизации поступа- того счетчика импульсов 27 с его первого ют на вход формирователя 8 строчных и выхода поступает в параллельном коде на кадровых импульсов, на вход первого дели- второй вход блока 23 сравнения, на первый

1817256 вход которой поступает в параллельном коде текущее значение (пока равное нулю) с выхода третьего счетчика 16 импульсов. Если код на первом входе блока 23 сравнения не больше, чем код на втором ее входе, то на выходе блока 23 сравнения формируется сигнал высокого уровня ("1"). Иначе формируется сигнал низкого уровня ("0"). Выходной сигнал блока 23 сравнения поступает на первый (управляющий) вход ключа 22 и на вход элемента НЕ 24. При этом единичный сигнал с выхода блока 23 сравнения открывает ключ 22 и, проходя через элемент НЕ

24, где инвертируется, на третий вход первого элемента И 7, блокирует последний, Нулевой сигнал с выхода блока 23 сравнения не изменяет разомкнутое состояние ключа 22 и разрешает работу первого элемента И 7. Выходной сигнал flKT 13 поступает на вход порогового блока 14.

Сигнал "Запуск" поступает на первый вход (вход обнуления) четвертого счетчика

25 импульсов, обнуляя его, на выход блока

26 задержки, где задерживается на время

Тк, на установочный вход S первого D-триггера 18, перебрасывая его в "1". Этот сигнал

"1" поступает через второй элемент ИЛИ 17 на вход второго D-триггера 19. Очередной (первый) кадровый синхроимпульс устанавливает в "1" второй D-триггер 19 и сбрасывает в "0" первый D-триггер 18, обнуляет третий 16 и второй 12 счетчики импульсов, приводит в исходное состояние второй счетчик 11, увеличивает на единицу текущее значение пятого счетчика 27 импульсов. Через некоторое время с выхода блока 26 задержки эадержаннцй сигнал "Запуск" поступает на первые входы (входы обйуления) пятого 27 и четвертого 25 счетчиков импульсов, обнуляя их и на управляющий вход второго генератора 21 импульсов и запускают его. Тактовые импульсы с выхода второго генератора 21 поступают на второй (информационный) вход ключа 22 и íà BTQрой (четный) вход третьего счетчика 16 импульсов, где подсчитываются, Так как текущее значение пятого счетчика 27 импульсов равно О, то на выходе блока 23 сравнения формируется сигнал высокого уровня, благодаря чему блокируется первый элемент И 7, ключ 22 открывается и пропускает тактовые импульсы с выхода второго генератора 21 импульсоа, на второй вход первого элемента ИЛИ 10. Так как эти импульсы одновременно поступают, на второй вход первого элемента ИЛИ 10 пройдет только один тактовый импульс, после чего на выходе блока 23 сравнения установится сигнал низкого уровня и поэтому ключ 22 закроется. В результате этого развертка ячеек блока 6 оперативной памяти начинается со второй строки. Сигнал высокого уровня с прямого выхода второго D-триггера 19 проходит через третий элемент ИЛИ

5 на вход управления записью V и удерживает блок 6 оперативной памяти в режиме записи. При этом на информационный вход Р блока 6 оперативной памяти подается "0" с инверсного выхода второго D-триггера 19, 10 Этот же потенциал, поступая на первый вход первого элемента И 7 блокирует работу этого элемента И, Таким образом, во все ячейки, начиная со второй строки, записываются "0", т,е, происходит очистка блока 6

15 оперативной памяти.

После и рихода следующего (второго) кад-рового синхроимпульса третий D-триггер 20 переключается в "1", а второй 0-триггер 19 в "0", Одновременно обнуляется третий 16

20 и второй 12 счетчики импульсов, приводится в исходное состояние второй счетчик 11, текущее значение пятого счетчика 27 им,пульсов увеличивается на единицу и становится равным одному. Устанавливается

25 высокий уровень выходного сигнала блока

23 сравнения.

Благодаря этому блокируется элемент И

7, открывается ключ 22 и пропускает тактовые импульсы с выхода генератора 21 им30 пульсов на второй вход элемента ИЛИ 10.

Т.к. текущее значение счетчика 27 импульсов равно одному, то на второй вход элемента ИЛИ 10 пройдет только два тактовых импульса, после чего на выходе блока 23

35 сравнения устанавливается сигнал низкого уровня и ключ 22 закроется. В результате этого развертка ячеек блока 6 оперативной памяти начинается с третьей строки. Сигнал высокого уровня с прямого выхода третьего

40 0-триггера 20 поступает на первый вход второго элемента И 15 и разрешает прохождение импульсов с выхода порогового рлока

14 через элемент И 15 на первый вход третьего элемента ИЛИ 28 и далее на вход управ45 ления записью V блока 6 оперативной памяти. При этом на первый вход первого элемента И 7 и на информационный вход P блока 6 оперативной памяти подается "1" с инверсного выхода второго D-триггера 19.

50 Таким образом, сигнал "1" первого кадра изображения записывается. начиная с третьей строки, только в те ячейки памяти блока 6, которые соответствуют участкам растра, содержащим изображение объектов

55 как движущихся, так и подвижного фона, расположенных в первом кадре изображения. Элемент И 7 блокируется низким уровнем с инверсного выхода третьего

0-триггера 20, поступающим на его четвертый вход, 1817256

После и рихода следующего (третьего) кадрового синхроимпульса третий D-триггер 20 переключается в "0" и разрешает работу элемента И 7, т.к. с инверсного выхода 0-триггера 20 сигнал высокого уровня поступает на четвертый вход элемента И 7.

Одновременно обнуляются третий 16 и второй 12 счетчики импульсов, приводится в исходное состояние второй счетчик 11, текущее значение счетчика 27 импульсов становится равным двум. При этом на вход управления записью Ч блока 6 оперативной памяти подается сигнал низкого уровня с выхода третьего элемента ИЛИ 28 и блок 6 оперативной памяти работает в режиме чтения, При развертке первой строки второго кадра изображения ПТК 13 текущее значение счетчика 27 импульсов, равно двум. Текущее значение счетчика 16 импульсов равно О. Поэтому на выходе блока 23 сравнения устанавливается высокий уровень выходного сигнала, который открывает ключ

22 и блокирует работу элемента И 7. Тактовые импульсы проходят через открытый ключ 22, элемент ИЛИ 10 на счетный вход счетчика 11, а также на счетный вход счетчика 16 импульсов и увеличивает его текущее значение. Через ключ 22 пройдет только 3 импульса. В результате этого счетчик 11 подключает, для чтения четвертую строку растра блока 6 оперативной памяти, а на выходе блока 23 сравнения устанавливается низкий уровень выходного сигнала.

Поэтому закрывается ключ 22 и разблокируется элемент И 7. Таким образом, осуществляется синхронная и синфазная развертка изображения одного и того же участка плоскости предметов, сформированного во втором кадре иэображения ПТК 13 и записанного первого кадра изобрах<ения в блоке 6 оперативной памяти. Единичные импульсы с выхода порогового блока 14, соответствующие изображениям объектов например в первой строке во втором кадре

ПТК 13, поступают на второй вход элемента

И 7. Однако в эти моменты опрашиваются те ячейки блока 6 оперативной памяти,в которых также записана "1", и нулевой сигнал с инверсного выхода блока 6 оперативной памяти, соответствующий,. например, второй строке первого кадра иэображения, записанного в этом блоке, поступает на пятый вход элемента И 7 и запрещает прохождение импульса; поступающего на его второй вход, на выход элемента И 7.

Последующие, начиная с четвертого, кадровые синхроимпульсы с выхода формирователя 8 строчных и кадровых импульсов, не изменяют состояния D-триггеров 18, 19, 20, а устройство работает аналогично. Поэтому если в поле зрения ПКТ 13 находится малоразмерный объект на подвижном фоне, то через некоторое время, величина которо5 го зависит от скорости перемещения объекта относительно фона и размеров участков разбиения растра, малоразмерный движущийся объект переходит из участка, которому соответствует "1" в ячейке памяти блока

10 6 оперативной памяти, в участок с "0". В этот момент сигнал высокого уровня с инверсно-,. го выхода блока 6 оперативной памяти поступает на пятый вход элемента И 7 и разрешает прохождение импульса с выхода

15 порогового блока 14 на выход элемента И 7.

Появление на выходе элемента И 7 импульса извещает о том, что в поле зрения ПТК 13 находится движущийся малоразмерный объект на подвижном фоне, Импульс с выхо20 да элемента И 7 поступает на второй (счетный) вход четвертого счетчика 25 импульсов, где подсчитывается, и на четвертый вход вычислительного блока 2, в результате чего осуществляется запись в блоке 2 в режиме

25. запоминания поступивших на его первый и второй входы текущих значений! и j соответственно, т.е, координат прежнего положения малоразмерного движущегося объекта. При достих<ении текущего значе30 ния счетчика 25 импульсов величины 4, на

его выходе формируется импульс, который поступает на третий вход вычислительного блока 2 и переключает его в режим вычисления. Если в блоке 2 малоразмерный движу35 щийся объект будет идентифицирован, то на выходе вычислительного блока 2 появится импульс высокого уровня.

В противном случае на выходе вычислительного блока 2 сохранится сигнал низкого

40 уровня.

При поступлении на второй вход (счетный) пятого счетчика 27 импульсов (n/2+ 1) кадрового синхроимпульса текущее значение счетчика 27 импульсов достигает вели45 чины n/2 и происходит автоматическое обнуление этого счетчика импульсов, а на втором его выходе формируется импульс, который поступает на шестой вход вычислительного блока 2 и на второй вход второго

50 элемента ИЛИ 17. С выхода элемента ИЛИ

17 сигнал поступает на вход D второго Dтриггера 19 и перебрасывает его в "1", т,к, при этом на вход С этого 0-триггера еще поступает (n/2 1) кадровый синхроимпульс, 55 В результате этого происходит обнуление ячеек блока 6 оперативной памяти аналогично вышеописанному.

После прихода очередного (n/2+ 2) кадрового синхроимпульса третий D-триггер 20 переключается в "1",а второй 0-триггер 19 в.

1817256 .

10

25 блоков 29, 30 оперативной памяти, на первые входы элементов И 40, 41, 42 и триггера

53 поступают импульсы с выхода элемента 30

"0". Благодаря этому осуществляется запись очередного (и/2 + 1) кадра изображения в ячейки блока 6 оперативной памяти аналогично вышеописанному.

При поступлении следующего (и/2 + 3) кадрового синхроимпульса третий Р-триггер 20 переключается в "0" и разрешает работу элемента И 7. В результате этого осуществляется сравнение одноименных участков (и/2 + 2) кадра изображения, формируемого в ПТК 13, записанного в ячейках блока 6 оперативной памяти (и/2 + 1) кадра изображения. В дальнейшем устройство работает аналогино.

Работа вычислительного блока 2. В исходном состоянии в блоке 48 постоянной памяти записано значение n/2, счетчики 30, 31 импульсов, обнулены.

При включении устройства на первый вход и далее на информационный вход блока 29 оперативной памяти поступает текущее значение !. На второй вход и далее на второй вход сумматора 39 поступает текущее значение j. На третий вход и далее на вход дешифратора 31 поступает текущее значение счетчика 25 импульсов. На четвертый вход и далее на управляющие входы

И 7. На пятый вход и далее на первый вход элемента И 44 поступают тактовые импульсы с выхода генератора 1 импульсов. На шестой вход и далее на первый вход элемента И 43 поступают импульсы с. выхода счетчика 27 импульсов.

При поступлении на третий вход вычислительного блока 2 кода "000" на нулевом выходе дешифратора 31 устанавливается сигнал высокого уровня, который поступает на входы обнуления регистров 45, 46, 47 обнуляя их, блоков 29, 30, оперативной памяти, обнуляя их, счетчика 50 импульсов, обнуляя его, второй вход триггера 53, перебрасывая его в "0", и на первый вход элемента ИЛИ 54, с выхода которого проходит через блок 52 задержки, задерживаясь на время гз, на вход обнуления счетчика 51 импульсов и обнуляет elo. Сигнал низкого уровня с выхода триггера 53 поступает на вторые входы элементов И 43, 44 и закрывает их. Следовательно происходит подготовка к работе вычислительного блока 2.

При появлении в поле зрения ПТК 13 малоразмерного движущегося объекта на выходе элемент И 7 формируется первый импульс, который через четвертый вход вычислительного блока 2 поступает на первые входы элементов И 40, 41, 42 и триггера 53, перебрасывая его в "1"; на пятые управляющие входы блоков 29, 30 оперативной памяти, обеспечивая запись в них соответственно текущих значений I>,j, характеризующих положение обнаруженного объекта в поле зрения ПТК 13. Сигнал высокого уровня с выхода триггера 53 поступает на вторые входы элементов И 43,44, 58 и открывает их.

При этом на третий вход вычислительного блока 2 поступает код "001", благодаря чему на первом выходе дешифратора 31 устанав ливается сигнал высокого уровня, который поступает на первые управляющие входы блоков 29,30 оперативной памяти, благодаря чему запись значений f<,j> осуществляет5 ся в первые ячейки памяти этих блоков.

Тактовые импульсы с пятого входа блока 2 проходят через открытый элемент И 44 на счетный вход счетчика 51 импульсов, где подсчитываются. С выхода счетчика 51 импульсов его текущее значение Л поступает одновременно на информационные входы регистров 45. 46, 47. Импульсы с шестого входа блока 2 проходят через открытый элемент И 57 на счетный вход счетчика 50 импульсов, где подсчитываются. С выхода счетчика 50 импульсов его текущее значение г поступает на первый вход перемножителя 49, на второй вход которого с выхода блока 48 постоянной памяти постоянно поступает значение n/2. Полученное произведение гп/2 с выхода перемножителя 49 поступает на первый вход сумматора 36, где складывается .с поступающим на второй вход сумматора 39 текущим значением j.

Полученная сумма j = j + гп/2 с выхода сумматора 39 поступает на информационный вход блока 30 оперативной памяти. Очередные импульсы, поступающие на первый вход триггера 53, не изменяют его состояния.

Второй импульс, поступающий на четвертый вход блока 2, проходит на первые входы элементов И 40, 41., 42 и триггера 53, на пятые управляющие входы блоков 29, 30 оперативной памяти, обеспечивая запись в них соответственно текущих значений !ъ) z.

При этом на третий вход блока 2 поступает код "010", благодаря чему на втором выходе дешифратора 31 устанавливается сигнал высокого уровня, который поступает на вторые управляющие входы блоков 29, 30 оперативной памяти, благодаря чему запись значений !Я z осуществляется во вторые ячейки памяти этих блоков, и на второй вход элемента И 40, открывая его. Поэтому второй импульс с четвертого входа блока 2 пройдет через открытый элемент И 40 на третий вход элемента ИЛИ 54 и на управляющий вход (вход записи) регистра 45, в результате чего произойдет запись текущего

1817256 значения AI>z счетчика импульсов 51 в регистр 47. С выхода элемента ИЛИ 54 второй импульс пройдет через блок 52 задержки, где задержится на время тз, на вход обнуления счетчика импульсов 51 и обнуляет его.

Следовательно, значение Л liz пропорционально интервалу времени между поступлением на четвертый вход первого и второго импульсов. Значение Л11г с выхода регистра 45 поступает на вторые входы делителей

33 и 34. С первого выхода блока 29 оперативной памяти на первый вход делителя ЗЗ поступает значение Iz-I<. Полученное частное (Iz-И)! Л In с выхода делителя 33 поступает на третий вход арифметического блока

32. С первого выхода блока 30 оперативной памяти на первый вход делителя 34 поступает значение j z-j 1. Полученное частное

0 г-1 )/Ь!.г с выхода делителя 34 поступает на шестой вход арифметического блока 32.

Третий импульс, поступающий на четвертый вход блока 2, проходит на первые входы элементов И 40, 41, 42 и триггера 53, на пятые управляющие входы блоков 29, 30 оперативной памяти, обеспечивая запись в них соответственно текущих значений Ia,j ç.

При этом на третий вход блока 2 поступает код "011", благодаря чему на третьем выходе дешифратора 31 устанавливается сигнал высого уровня, который поступает на третьи управляющие входы блоков 29, ЗО оперативной памяти, благодаря чему запись значений 1з,j ç осуществляется в третьи ячейки памяти этих блоков, и на второй вход элемента И 41, открывая его. Поэтому третий импульс с четвертого входа блока 2 пройдет через открытый элемент И 41 на четвертый вход элемента ИЛИ 54 и на управляющий вход(вход записи) регистра 46, в результате чего произойдет запись текущего значения

Ьгз счетчика 51 импульсов в регистр 46. С выхода элемента ИЛИ 54 третий. импульс пройдет через блок 52 задержки, где задержится на время гз, на вход обнуления счетчика 51 импульсов и обнулит его, Следовательно, значение dizen пропорционально интервалу время между поступлением на четвертый вход блока 2 второго и третьего импульсов. Значение Л Ьзс выхода регистра 46 поступает на вторые входы делителей 36, 38 и на восьмой вход арифметического блока 32. Со второго выхода блока

29 оперативной памяти на первый вход делителя 38 поступает значение 4-lг. Полученное ((з-1г)/Жз с выхода делителя 38 поступает на второй вход арифметического блока 32. Со второго выхода блока 30 опефетианой памяти на первый вход делителя

36 поступает значение ja -)г . Полученное частное (lz -)г )/Л In с выхода делителя 36 поступает на пятый вход арифметического блока 32, Четвертый импульс, поступающий на

5 четвертый вход блока 2, проходит на первые входы элементов И 40, 41, 42 и триггера 53, на пятые управляющие входы блоков 29, 30 оперативной памяти, обеспечивая запись в них соответственно текущих значений l4 и

10 ф.

При этом на третий вход блока 2 поступает код "100"; благодаря чему на четвертом выходе дешифратора 31 устанавливается сигнал высокого уровня, который поступает

15 на четвертые управляющие входы блоков

29, 30 оперативной памяти, благодаря чему запись значений И и jp осуществляется в четвертые ячейки памяти этих блоков, на второй вход элемента И 42 и, открывая его, 20 на седьмой вход арифметического блока 32, Поэтому четвертый импульс с четвертого блока 2 пройдет через открытый элемент И

42 на второй вход элемента ИЛИ 54 и на управляющий вход (вход записи) регистра

25 47, в результате чего произойдет запись текущего значения Ь!м счетчика 51 импульсов в регистр 47. С выхода элемента ИЛИ 54 четвертый импульс пройдет через блок 52 задержки, где задержится на время тз, на

30 вход обнуления счетчика 51 импульсов и обнулит его. Следовательно значение Ь|з4 пропорционально интервалу времени между поступлением на четвертый вход бл. 2 третьего и четвертого импульсов. Значение

35 Лм с выхода регистра 47 поступает на вторые входы делителей 35, 37 и на девятый вход арифметического блока 32. С третьего выхода блока 29 оперативной памяти на первый вход делителя 37 поступает значе40 ние 14-1з. Полученное частное (l4-1з)/Ьм с выхода делителя 37 поступает на первый вход арифметического блока 32, на выходе которого формируется сигнал низкого или высокого уровня..

45 Очередной импульс, поступающий на четвертый вход блока 2, проходит на первые входы элементов И 40, 41, 42 и триггера 53, на пятые управляющие входы блоков 29, 30, не изменяя их состояния. При этом на тре50 тий вход блока 2 поступает код "000", бла годаря чему на нулевом выходе дешифратора

31 устанавливается сигнал высокого уровня и происходит подготовка к работе вычислительного блока 2. В дальнейшем вычисли55 тельный блок 2 работает аналогично. . Работа арифметического блока 32.

В исходном состоянии в блоке 74 посто- янной памяти записано значение 0,25; в блоке 75 постоянной памяти записано зна1817256 чение Чо max. В блоке 76 постоянной памяти 71 поступает на второй вход делителя 66, с записанозначение Vpm >, вблоке78 посто- выхода которого полученное частное (V>янной памяти записано значение ап1, в Чз)/(Л1 з+Л1з )а)поступаетна второй вход блоке 77 постоянной памяти записано зна- сумматора 70. Полученная сумма с выхода чение amain. При включении устройства на 5 сумматора 70 поступает через квадратор 79 первый вход блока 32 и далее на первый на первый вход перемножителя 73. С выховходарифметическогоэлемента55поступа- да блока 74 постоянной памяти значение ет значение Vn. На четвертый вход блока 32 0,25 поступает на первый вход перемножии далее на второй вход арифметического теля 72, с выхода которого полученное проэлемента 55 поступает значение Чр. Пол- 10 изведение 0,25 поступает на второй вход ученноевнлчение те= ц+ у с выхода переынохгителл 73. Полученное проилведеарифметического элемента 55 поступает на we с выхода перемножителя 73 поступает информацианныйвходключа58.На второй на первый вход вычитателя 64, с выхода вход блока 32, далее на первый вход ариф- которого полученное значение поступает на метического элемента 56 поступает значе- 15 вторые входы блоков 82, 83, сравнения. С

we Vy.. На пятый вход блока 32 и далее на выхода блока 75 постоянной памяти значевторой вход арифметического элемента 56 ние Va max поступает на первый вход блока поступает значение VIz. Полученное значе- 82сравнения, на выходе которогоформируние Vz = тЯ y V$ с выхода вриоыетиче- ется сигнал высокого уровня, поступвющид ского элемента 56 поступает на 20 на первый вход элемента И 84, только етом информационный вход ключа 59. На третий случае, если выполняетея неравенство Vo < вход блока 52 и далее на первый вход ариф- <Чу max. С выхода блока 76 постоянной паметического элемента 57 поступает значе- мяти значение Чо е л выступает на первый ние Чи. На шестой вход блока 32 и далее на вход. блока 33 сравнения, на выходе которовторой вход арифметического элемента 57 25 го формируется сигнал высокого уровня, попоступает значение Ч11. Полученное значе- ступающий из второй вход злементз И 84, ние V1 = г ут, Ь у1 с выходв лри рыетиче- тольковтоыслучвеесливиполиветля нервг ского элемента 57 поступает на веиство Чо > Чр m . С выхода блока 78 поинформационный вход ключа 60. На вось- стоянной памяти значениа а п8х поступает мой вход блока 2 и далее на вторые входы 30 на первый вход блаа 8О сравнения, из выделителей 56 и сумматора 69 поступает зна- ходе которожформируетсасигнал высокого чение Ж з, На девятый вход блока 32 и . уровня, посту а ощий на четвертый вход далее на первый вход сумматора 69 и нв элемента И 84, только в том слу ме. если второй вход делителя 68 поступает зиаче- выполняется неравенстве е < аэ . С выхода .ние Ыз4. На седьмой вход блока 32 и далее 35 блока 77 постоянной памяти значение вин на управляющие входы ключей 58, 59, 60 поступает ив переый вад блока 81 еравнепоступает импульс, который открывает ука- ния, не выходе которого формируется сигзанные ключи. Значение Чз с выхода ключа иал высокого уровня, поступающий иа

58поступаетнапервыйвходвычитателя61. третий вход элемента И 84, только е том

Значение Vzc выхода ключа 59 поступает на 4О случае, если выполняетеа нервеенство э > первый вход вычитателя 62. Значение Vg c >am

Полученная сумма Ale+ Л tw с выхода сум- . поступит на выход устройства для обнаруматора 69 поступает на второй вход делите- жения движущихся объектов. 8 противном ля 65 и на первые входы сумматора 70 и случае на выходе устройства будет сохраперемножителя 71, Полученное частное(Ч1- няться сигнал низкого уровня. В дальней--Чэ)/(hlza+ Аза)câûõîäaäeëèòåëÿ65nocòó- 50 кем арифметический блок 32 работает пает на второй вход вычитателя 63, аналогично. выходной сигнал . которого Работа блоков29,30оперативной памяЧ1 -V3 . V) + Ч2, ти. На информационный вход блока 29, 30 и гхвтык -кв-

+ .) поступает на первый вход делителя 68. Полученное зна 55 85,86,87,88 поступает входнойсигнал(значение а с выхода делителя 68 поступает на . чение i или j). На вход обнуления блока 29 вторые входы перемножителей 71, 72 и бло- (30) и далее на входы обнуления регистров ков 80, 81 сравнения. Полученное произве- 85, 86, 87, 88 постУпает импУльс обнУлениЯ дение(ДЬз+ Ala) с выхода перемножителя "обнуляет Указанные per„np Ha первыи управляющий вход блока 29 (30) и далее на

1817256 первый вход элемента И 92 поступает первый управляющий импульс и открывает его.

На второй управляющий вход блока 29 (30) и далее на первый вход элемента И 93 поступает второй управляющий импульс и открывает его. На третий управляющий вход блока 29 (30) и далее на первый вход элемента И 94 поступает третий управляющий импульс и открывает его. На четвертый управляющий вход блока 29 (30) и далее на первый вход элемента И 95 поступает четвертый управляющий импульс и открывает его. На пятый управляющий вход блока 29 (30) поступает управляющий импульс и далее проходит на вторые входы элементов И

92, 93, 94, 95. Этот импульс проходит через один из открытых элементов И 92, 93, 94, 95 на управляющий вход(вход записи) соответствующего одного из регистров 85. 86, 87, 88, в который и записывается входной сигнал с информационного входа. Выходной сигнал регистра 85 поступает на первый вход (вход вычитаемого) вычитателя 89. Выходной сигнал регистра 86 поступает на второй вход (вход уменьшаемого) вычитателя

89 и на первый вход (вход вычитаемого) вычитателя 90.

Полученная разность с выхода вычитателя 90 поступает на второй выход блока 29 (30). Выходной сигнал регистра 88 поступает на второй вход вычитателя 91, с выхода которого полученная разность поступает на третий выход блока 29 (30). В дальнейшем блоки оперативной памяти работают аналогично.

Таким образом, в предложенном устройстве после подачи сигнала "Запуск" при наличии движущегося малоразмерного объекта в полвзрения ПТК13 на выходе элемента И 7 формируются выходные сигналы, свидетельствующие об обнаружении указанного объекта. Если параметры движения малоразмерного объекта соответствуют заданным в вычислительном блоке 2, то на выходе вычислительного блока 2 формиру-. ется выходной сигнал, свидетельствующий об идентификации малоразмерного движущегося. объекта. Следовательно, достигается. поставленная цель изобретения.

Использование устройства позволит обнаруживать подижные малоразмерные объекты, имеющие скорость движения, отличную от скорости перемещения окружающего фона, и идентифицировать их npv. заданных параметрах движения. При этом устройство работоспособна, если скорость движения малоразмерного обьекта находится в диапазоне значений2Ч S Чд иЧИ.

Формула изобретения

1. Устройство для обнаружения движу-. щихся объектов по авт. св, Q 1385331, о т л ич а ю щ е е с я тем; что, с целью обеспечения

5 воэможности обнаружения и идентификации движущихся малоразмерных объектов на подвижном фоне, введены первый и второй элементы ИЛИ. второй генератор импульсов, ключ, пять счетчиков импульсов, элемент НЕ, 10 вычислительный блок, блок сравнения и блок задержки, причем первый выход формирователя строчных и кадровых импульсов соединен с входом обнуления первого счетчика импульсов, счетный вход которого подклю15 чен к выходу первого делителя частоты, второй выход формирователя строчных и кадровых импульсов соединен с входом обнуления третьего счетчика импульсов, выход которого подключен через блок

20 сравнения к управляющему входу ключа и входу элемента Н Е, выход которого подключен к третьему входу первого элемента И, и со счетным входом пятого счетчика импульсов, первый вход которого подключен к вто25 рому входу блока сравнения, выход второго делителя частоты соединен через первый элемент ИЛИ, второй вход которого подключен к выходу ключа, со счетными входами второго счетчика и второго счетчика

30 импульсов, выход которого подключен к второму входу вычислительного блока, первый вход которого соединен с выходом nepaaro счетчика импульсов, установочный вход 0триггера объединен с входом блока задерж35 ки, выход которого подключен к входу обнуления пятого счетчика импульсов, второй выход которого соединен с шестым входом вычислительного блока и вторым входом второго.элемента ИЛИ, который

40 включен между выходом первого ключа и входом третьего счетчика импульса, второй генератор импульсов, выход которого соединен с информационным входом первого ключа и со счетным входом третьего счетчи45 ка импульсов, и к входу обнуления четвертоlo счетчика импульсов, выход которогб соединен с третьим входом вычислительного блока, выход которого объединен с выхо" дом устройства, выход первого элемента И

50 подключен к четвертому входу вычислитель. ного блока, пятый вход которого соединен Ф выходом первого генератора импульсов, и it счетному входу четвертого счетчика импуль. сов, 55 2.Устройствопон,1,отличаю щеа. с я тем, что вычислительный блок содержиФ первый и второй блоки оперативной памятй, дешифратор, арифметический блок, шестЬ делителей. сумматор, третий-седьмой элементы И, три регистра, перемножитель, ше17

1817256

20

35

50 стай и седьмой счетчики импульсов, второй блок задержки, триггер, четвертый элемент

ИЛИ, первый блок постоянной памяти, при этом первый вход вычислительного блока объединен с информационным входом первого блока оперативной памяти, первый выход которого подключен через первый делитель к третьему входу арифметического блока, выход которога объединен с выходом устройства, второй вход вычислительного блока объединен с вторым входом первого сумматора, выход которого соединен с информационным входом второго блока оперативной памяти, первый выход которога подключен через второй делитель к шестому входу арифметического блока, четвертый вход которого соединен через третий делитель с третьим выходом второго блока оперативной памяти, второй выход которого подключен через четвертый делитель к пятому входу арифметического блока, первый вход которого соединен через пятый делитель с третьим выходом первого блока оперативной памяти, второй выход которого подключен через шестой делитель к второму входу арифметического блока, седьмой вход которого соединен с четвертым выходом дешифратора, кулевой выход которого подключек к первому входу четвертого элемента ИЛИ, к второму входу триггера и входам обнуления первого-третьего регистров, первого и второго блоков оперативной памяти и шестого счетчика импульсов, третий вход вычислительного блока объединен с входам дешифратора, первый — четвертый выходы которого соединены соответственно с управляющими первыми — четвертыми входами первого и второго блоков оперативной памяти, второй выход дешифратора подключен к второму входу третьего элемента И, выход которого соединен с управляющим входом первого регистра, выход которого подключен к вторым входам первого и.второго делителей, и с третьим.входом четвертого элемента ИЛИ, выход которого подключен через второй блок задержки к входу обнуления седьмого счетчика импульсов, выход которого соединен с информационными входами первого — третьего регистров, третий выход дешифратора подключен к второму входу четвертого элемента И, выход которого соединен с управляющим входом второго регистра, выход которого подключен к вторым входам шестого и четвертого делителей и к восьмому входу арифметического блока, и с четвертым входом четвертого элемента ИЛИ, четвертый выход дешифратора подключен к второму входу пятого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ и с управляющим входом третьего регистра, выход которого подключен к вторым входам пятого и третьего делителей и к девятому входу арифметического блока, четвертый вход вычислительного блока объединен с пятым управляющими входами первого и второго блоков оперативной памяти и с первыми входами третьего — пятого элементов И и триггера, выход которого подключен к вторым входам шестого и седьмого элементов И, пятый вход вычислительного блока объединен с первым входом седьмого элемента И, выход каторого подключен к счетному входу седьмого счетчика импульсов, шестой вход вычислительного блока объединен с первым входом шестого элемента И, выход которого подключен к счетному входу шестого счетчика импульсов, выход которого соединен через первый перемножитель, к второму входу которого подключен выход первого блока постоянной памяти,с первым входом первого сумматора.

3. Устройство по п.2, о тл и ча ю щеес я тем, что арифметический блок содержит три арифметических элемента, второй-четвертый ключи, четыре вычитателя. седьмой— десятый делители, второй и третий сумматоры, второй — четвертый перемножители, второй-шестой блоки постоянной памяти, регистр, квадратор, второй — пятый блоки сравнения и восьмой элемент И, причем первый вход арифметического блока объединен с первым входом первого арифметическога элемента„выход которого соединен с информационным входом второго ключа, выход которого подключен через первый вычитатель к первым входам седьмого и восьмого делителей, второй вход арифметического блока обьединен с первым входом второго арифметического элемента, выход которого соединен с информационным входом третьего ключа, выход которого подключен через второй вычитатель, девятый делитель, третий вычитатель и десятый делитель к вторым входам второго и третьего перемножителей, второго и третьего блоков сравнения, третий вход арифметического блока обьединен G первым входом третьего арифметического элемента, выход которого соединен с информационным входом четвертого ключа, выход которого подключен к вторым входам первого, второго и четвертого вычитателей, четвертый вход арифметического блока объединен с вторым входом первого арифметического элемента, пятый вход-с вторым входом арифметического элемента, шестой вход-с вторым входом третьего арифметического элемента, седьмой вход — с управля19

1817256

20 ющими входами второго-четвертого ключей, восьмой вход — вторыми входами девятого делителя и второго сумматора, выход которого соединен с вторым входам седьмого делителя, выход которого подключен к второму входу третьего вычитателя, и с первыми входами третьего сумматора и второго перемножителя, выход которого подключен через восьмой делитель, третий сумматор, квадратор и четвертый вычитатель к вторым входам четвертого и пятого блоков сравнения, девятый вход арифметического блока объединен с первым входом второго сумматора и вторым входом десятого делителя, выход первого блока постоянной памяти подключен через третий перемножитель к второму входу четвертого перемножителя, выход второго блока постоянной памяти соединен через четвертый блок сравнения с первым входом BocbMOTo элемента И, выход третьего блока постоянной памяти подключен через пятый блок сравнения с вторым входом восьмого элемента И, третий вход которого соединен через третий блок сравнения с выходом четвертого блока постоянной памяти, выход пятого блока постоянной памяти подключен через второй блок сравнения к четвертому входу восьмого элемента И, выход которого объединен с выходом устройства.

4, Устройство по и. 2, о т л и ч а ю щ е ес я тем, что блок оперативной памяти содержит четвертый — седьмой регистры, пятый — седьмой вычитатели, девятыйдвенадцатый элементы И, при этом информационный вход блока оперативной памяти объединен с информационными входами четвертого — седьмого регистров, первый уп5 равляющий вход — с первым входом девятого элемента И, выход которого подключен к управляющему входу четвертого регистра, выход которого соединен с первым входом пятого вычитателя, выход которого обьеди10 нен с первым выходом блока оперативной памяти, второй управляющий вход блока оперативной памяти объединен с первым входом десятого элемента И, выход которого подключен к управляющему входу пятого

15 регистра, выход которого соединен с вторым входом пятого вычитателя, выход которого объединен с вторым выходом блока оперативной памяти, третий управляющий вход блока оперативной памяти объединен

20 с первым входом одиннадцатого элемента И, выход которого подключен к управляющему входу шестого регистра, выход которого соединен с вторым входом шестого вычитателя и с первым входом седьмого вычитателя, выход

25 которого объединен с третьим выходом блока оперативной памяти, четвертый управляющий вход блока оперативной памяти объединен с первым входом двенадцатого элемента

И, выход которого подключен к управляюще30 му входу седьмого регистра, выход которого соединен с вторым входом седьмого вычитателя, пятый управляющий вход блока оперативной памяти объединен с вторыми входами девятого-двенадцатого элементов И.

1817256

1817256

Редактор Т.Иванова

Заказ 1731 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

76

18х

Их

26х

Ях

И» бах

Составитель Е.Ткачева

Техред М,Моргентал . Корректор M.Ñàìáîðñêàÿ