Устройство для управления трехфазным асинхронным электродвигателем

 

Использование: в электроприводах медицинского оборудования и перемешивающих устройств, например, крови. Сущность изобретения заключается в том, что устройство дополнительно снабжено блоком управления, компаратором, двумя опторазвязками технологических параметров .шинным формирователемадреса и данных, постоянно-запоминающим устройством, дешифратором , индикатором. 1 з. п. ф-лы. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з Н 02 P 1/42

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) т

Q f " .:,. у .т, l "-.1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

" IL (21) 4874491/07 (22) 16.10.90 (46) 30,05.93. Бюл. М 20 (71) Всесоюзный научно-исследовательский и проектно-конструкторский институт по автоматизированному электроприводу в промышленности, сельском хозяйстве и на транспорте . (72) А. А. Мамин и Т. В. Маслова (56) Авторское свидетельство СССР

М 1035767, кл. Н 02 Р 7/42, 1982.

Авторское свидетельство СССР

hL 1112514, кл. Н 02 P 7/42, 1982.

Изобретение относится к электротехнике, и может быть использовано в медицин.ском оборудовании для регулирования скорости перемешивающих устройств.

Целью изобретения является повышение точности регулирования частоты вращения, На фиг. 1 показана функциональная схема устройства для управления трехфазным асинхронным электродвигателем.

На фиг. 2- функциональная схема блока управления асинхронным электродвигателем.

Устройство для управления трехфазным асинхронным электродвигателем содержит компаратор 1, выход которого подключен к

"С" входу триггера 2, две оптопары 3, 4, выходами подключенными к второму и третьему входам блока 5 управления, первый вход которого соединен с выходом триггера 2, выходы с седьмого по двенадцатый блока 5 управления подключены к коммутирующим элементам 6, S-вход триггера 2 — к первому выходу блока 5 управления, входы

„„5U„„ l 818674 Al (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ТРЕХФАЗНЫМ АСИНХРОННЫМ ЭЛЕКТРОДВИГАТЕЛЕМ (57) Использование: в электроприводах медицинского оборудования и перемешивающих устройств, например, крови. Сущность изо- . бретения заключается в том, что устройство дополнительно снабжено блоком управления, . компаратором, двумя опторазвязками технологических параметров, шинным формирователем адреса и данных, постоянно-запоминающим устройством, дешифратором, индикатором, 1 э. и. ф-лы, 2 ил. с четвертого по одиннадцатый блока 5 уп- 3 равления подключены ко входам восьмиразрядного адресного регистра 7, выходы с третьего по шестой блока 5 управления подключены ко входам дешифратора 8, выхода ми связанного индикатором 9, второй выход блока 5 управления и выходы восьмиразрядного адресного регистра 7 подсоединены ко входам постоянно-запомина ощего блока 10, выходами связанного со входами восьмиразрядного адресного регистра 7, к выходам коммутирующих элементов 6 под- О© соединены оптотиристарные модули 11 для С" подключения статорной цепи злектродвига- 3 теля 12. фм

Блок 5 упревленив подержит первый элемент 13 2И-НЕ, счетчик-делителе 14 не двенадцать, двоичный счетчик 15, первый

Ъ восьмиразрядный регистр 16 с регулировкой записи информации, второй восьмиразрядный регистр 17 с регулировкой записи информации, первый восьмираэрядный ре- гистр 18 на триггерах-защелках, второй восьмиразрядный регистр 19 на триггерах1818674 защелках, три элемента 20, 21, 22, НЕ, двоичный дешифратор 23 на восемь направлений, восьмиразрядный регистр 24 сдвига, сумматор 25, второй элемент 26 2И-Н Е, элемент 27 2ИЛИ-НЕ, реверсивный восьмираэрядный регистр 28 сдвига, восьмиразрядный последовательно сдвигающий регистр 29, третий восьмиразрядный регистр 30 с регулировкой записи информации, статический оперативно-запоминающий блок 31, выход первого злемента 13

2И-Н Е подключен ко входу счетчика-делите ля 14 на двенадцать, выходами связанного со входами двоичного счетчика 15, входы управления счетчика-делителя 14 на двенадцать, двоичного счетчика 15, восьмиразрядных регистров 16, 17, 30 с регулировкой записи информации, восьмиразрядных ре. гистров 18, 19 на триггерах-защелках, двоичного дешифратора 23 на восемь направлений, восьмиразрядного регистра .24 сдвига, реверсивного восьмиразрядного регистра 28 сдвига, восьмиразрядного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, вход элемента 27 2ИЛИ-НЕ, а также выходы счетчика-делителя 14 на двенадцать и двоичного счетчика 15 объединены в шину управления, входы данных и адреса, восьмираэрядных регистров 16, 17, 30 с регулировкой записи информации, восьмиразрядных регистров 18, 19 на триггерах-защелках, реверсивного восьмиразрядного регистра сдвига 28, восьмиразрядного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, первый вход сумматора 25, а также выходы данных и адреса первого и второго восьмиразрядных регистров 16, 17 с регулировкой записи информации, восьмиразрядного регистра 24 сдвига, реверсивного восьмиразрядного регистра

28 сдвига, восьмиразрядного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока

31, выходы сумматора 25, второго элемента

26 2И-Н Е, элемента 27 2ИЛ И-Н Е объединены в шину данных и адреса, выходы элементов 20, 21, 22 НЕ соединены со входами двоичного дешифратора 23 на восемь направлений, выходами связанного со входами восьмиразрядного регистра 24 сдвига, выход которого подключен к второму входу сумматора 25, вход второго элемента 26 2И-НŠ— к выходу реверсивного восьмиразрядного регистра 24 сдвига, выходы третьего восьмиразрядного регистра 30 с регулировкой записи информации подключены ко входам статического оперативно-запоминающего блока 31, вход элементов 20, 21, 22 НЕ и восемь выходов второго восьмиразрядного регистра 17 с регулировкой записи информации образуют входы блока 5 управления, шесть выходов первого восьмиразрядного регистра 18 на триггерах — защелках и шесть выходов второго восьмираэрядного регистра 18 на триггерах-защелках образуют выходы блока 5 управления.

Устройство управления работает следу10 ющим образом. Каждая операция, которую выполняет блок управления идентифицируется единственным байтом информации, называемым кодом команды или кодом операции. Выборка команды осуществляется

15 следующим образом: первоначально адрес, хранящийся в двоичном счетчике 15, передается по выходу в постоянно-запоминающий блок 10, из которого адресованный байт команды возвращается в устройство

20 управления, которое запоминает его в 8-ми разрядном регистре 24 сдвига. Код команды, записанный в 8-ми разрядном регистре сдвига поступает по 2-му выходу в сумматор

25, во второй элемент 26 2И-НЕ и элемент

27 2ИЛИ-НЕ.

Сумматор 25,второй элемент 26 2И-НЕ и элемент 27 2ИЛИ-НЕ выполняют арифметические и логические операции с двоичными числами: принимают 8-ми разрядные

30 слова данных от одного или двух источников и генерирует 8-ми разрядный результат.

Сумматор 25, второй элемент 26 2И-HE и элемент 27 2ИЛИ-HE выполняют функции сложения с переносом или без него, опера. ции И, ИЛИ, исключающего ИЛИ, инкрементирование (декрементирование содержимого регистров), циклический сдвиг влево, вправо. Если команда двухбайтовая, то первый байт, выбранный из памяти, по40 мещается в 8-ми разрядном регистре 24 сдвига, а следующий байт — в реверсивном

8-ми разрядном регистре 28 сдвига.

Кроме того, что сумматор 25, второй элемент 26 2И-HE и элемент 27 2ИЛИ-НЕ выполняютарифметические и логические операции с двоичными числами, в нем же вырабатываются биты признаков, которые отражают условия, возникающие в процессе арифметических и логических операций.

В зависимости от состояния бита признака реализуются переходы при выполнении программы. Обычно один из операндов, с которыми работает сумматор 25, второй элемент 26 2И-НЕ и 27 2ИЛИ-НЕ содержит55 ся в 8-ми разрядном последовательно сдвига ющем регистре 29.

При выполнении операций 8-ми разрядный последовательно сдвигающий регистр

29 является регистром-источником данных (содержит операнд) или регистром-приемi 81867m

55 ником (содержит результат). Данные 2-го 8ми разрядного регистра 17 с регулировкой записи информации обычно проходят через

8-ми разрядный последовательно сдвигающий регистр 29. Резидентная память для статического оперативно-запоминающего блока 31 организовывается из нескольких

8-ми разрядных слов и используется для хранения. часто требуемых промежуточных результатов. Выход первого элемента 13

2И-НЕ подключен к входу счетчика-делителя 14 на двенадцать в совокупности обеспечивают инициализацию работы устройства управления, подсчет внешних событий и получение точных временных интервалов.

При переходе основной программы управления на подпрограммы, а также при обработке внешних и внутренних прерываний фиксируется внутреннее состояние системы в первом 8-ми разрядном регистре 16 с регулировкой записи информации. На ло гический элемент 20 НЕ со входом U ><> 5 поступают сигналы внешнего прерывания (1КТ), на логический элемент 21 НЕ со входом UBx2 5 — запуск системы (ТО), на логический элемент 22 НЕ со входом 0вхз

5 — аварийное отключение (T1), которые преобразуются в стандартные по уровню сигналы для дальнейшей обработки в двоичном дешифраторе 23 на восемь направлений.

Выходы блока 5 управления с седьмого по двенадцатый подключены к коммутирующим элементам 6 через оптотиристорные модули 11 к статорной цепи электродвигателя 12. Регулирование скорости осуществляется за счет изменения частоты и действующего значения напряжений на статорные обмотки электродвигателя 12, Таким образом изобретение по сравнению с прототипом позволит осуществить плавный пуск, останов, регулирование скорости, работу в длительном режиме на пониженных скоростях, расширение технологических возможностей.

Формула изобретения

1. Устройство для управления трехфазным асинхронным электродвигателем, содержащее коммутирующие элементы и оптотиристорные модули для подключения статорной цепи электродвигателя, триггер, о т л и ч а ю щ е е с я тем, что, с целью повышения точности регулирования частоты вращения, в него введены блок управления с один надцатью входами и двенадцатью выходами, компаратор, две оптопары, восьмиразрядный адресный регистр, постоянно-запоминающий блок, индикатор, дешифратор, выход триггера подключен. к первому входу блока управления, к второму и третьему входам которого

40 подключены выходы оптопар, входы с четвертого по одиннадцатый блок управления подключены к входам восьмиразрядного адресного регистра, С-вход триггера подключен к выходу компаратора, S-вход триггера — к первому выходу блока управления, втьрой выход которого и выходы восьмиразрядного адресного регистра подсоединены к входам постоянно-запоминающего блока, выходами связанного с входами восьмиразрядного адресного регистра, выходы с третьего по шестой блока управления подключены к входам дешифратора, выходами связанного с индикатором, а выходы управляющих электродов оптотиристорных модулей через коммутирующие элементы подключены к выходам с седьмого по двенадцатый блока управления.

2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок управления содержит два элемента 2И-НЕ, счетчик-делитель на двенадцать, двоичный счетчик, три восьмиразрядных регистра с регулировкой записи информации, два восьмиразрядных регистра на триггерах-защелках, три элемента И, двоичный дешифратор на восемь направлений„восьмиразрядный регистр сдвига, сумматор, элемент 2 ИЛИ-НЕ, реверсивный восьмиразрядный регистр сдвига, восьмиразрядный последовательно сдвигающий регистр, статиЧеский оперативно-запоминающий блок, выход первого элемента 2ИНЕ подключен к входу счетчика-делителя на двенадцать, выходами связанного с входами двоичного счетчика, входы управления счетчика-делителя на двенадцать, двоичного счетчика, восьмиразрядных регистров с регулировкой записи информации, восьмиразрядных регистров на триггерах-защелках, двоичного дешифратора на восемь направлений, восьмиразрядного регистра сдвига, реверсивного восьмиразрядного регистра сдвига, восьмиразрядного последовательно сдвигающего реги-;ра, статического оперативно-запоминающего блока, вход элемента 2 ИЛИ-НЕ, а также выходы счетчика-делителя на двенадцать и двоичного счетчика обьединены в шину управления, входы данных и адреса восьмиразрядных регистров с регулировкой записи информации, восьмиразрядных регистров на триггерах-защелках, реверсивного восьмиразрядного регистра сдвига, восьмиразрядного последовательно сдвигающего регистра, статического оперативно-запоминающего блока, первый вход сумматора, а также выходы данных и адреса первого и второго восьмиразрядных регистров с регулировкой записи информации, восьмиразрядного регистра сдвига. ревер1818674 фие. 1 сивного восьмиразрядного регистра сдвига, восьмиразрядного последовательно сдвигающего регистра, статического оперативно-запоминающего . блока, выходы сумматора, второго элемента 2 И-НЕ, эле- 5 мента 2 ИЛИ-НЕ объединены в шину данных и адреса, выходы элементов НЕ соединены с входами двоичного дешифратора на восемь, направлений, выходами связанного с входами восьмиразрядного 10 регистра сдвига, выход которого подключен к второму входу сумматора, вход второго элемента 2 И вЂ” НŠ— к выходу реверсивного восьмиразрядного регистра сдвига, выходы третьего восьмиразрядного регистра с регулировкой записи информации подключены к входам статического оперативно-запоми-. нающего блока, вход элементов НЕ и восемь выходов второго восьмиразрядного регистра с регулировкой записи информации образуют входы блока управления, шесть выходов первого восьмиразрядвого регистра на триггерах-защелках и шесть выходов второго восьмиразрядного регистра на триггерах-защелках образуют выходы блока управления.

1818674

Составитель Т.Маслова

Техред M.Ìîðãåíòàë Корректор Л.Пилипенко

Редактор А. Коляда

Производственно-издательский комбинат "Патент", г. Ужгород. ул, Гагарина, 101

Заказ 1940 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5