Сумматор по модулю

 

Сумматор по модулю относится к вычислительной технике и может быть использован при построении однородных вычислительных систем, функционирующих в системе остаточных классов, а также в системах контроля передачи дискретной информации. Цель изобретения - расширение функциональных возможностей за счет выполнения операции сравнения операндов в режиме вычитания. Цель достигается введением IK-триггера 6, логического блока 5, элемента НЕ 1 и образовавшимися между ними и имеющимися блоками связями, что дало возможность расширить функциональные возможности сумматора, в состав которого входили блок 3 суммирования, элемент И 2 и группа 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 табл., 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ .

РЕСПУБЛИК (st)s G 06 F 7/50

ГОСУДАРСТВЕ)+ЮЕ llATEHTHOE

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ЬЭ

О

6д

ggg /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4921776/24 (22) 26.03.91 (46) 07.06.93. Бюл. hk 21 (72) В.B.Áåðåæíîé и H.È.×åðâÿïîâ (56) 1. Авторское свидетельство СССР

O 378845, кл. G 06 F 7/50, 1971.

2. Авторское свидетельство СССР

hh 1134939; кл. G 06 F 11/00, G 06 F 7/50,, 1982. (54) СУММАТОР ПО МОДУЛЮ (57) Сумматор по модулю относится к вычислительной технике и может быть использован при построении однородных вычислительных

° Ы 1820377 А1 систем, функционирующих в системе остаточных классов. а также в системах контроля передачи дискретной информации. Цель изобретения-расширениефункциональныхвозможностей за счет выполнения операции сравнения операндов в режиме. вычитания.

Цель достигается введением IK-триггера 6, логического блока 5, элемента НЕ 1 и образовавшимися между ними и имеющимися блоками связями, что дало возможность расширить функциональные возможности сумматора, в состав которого входили блок 3 суммирования, элемент И 2 и группа 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 табл., 3 ил.

1820377

Изобретение относится к вычислительной технике и может быть использовано при построении однородных вычислительных систем, функционирующих в системе остаточных классов (СОК), а также в системах контроля передачи дискретной информации.

Целью изобретения является расширение функциональных возможностей эа счет выполнения операции сравнения операндов в режиме вычитания.

Предлагаемое устройство использует в своей работе следующее.

Сумматор по модулю может выполнять следующие виды арифметических операций: сложение по произвольному модулю, вычитание по произвольному модулю, сравнение операндов с выдачей результата в виде а (P либо а Ð, причем операция сравнения производится в режиме вычитания.

При сложении сумматор работает по формулам у = (а+p+P+1)modP при a+p > Р;

y— = (a+@modÐ при a+p< P, где P — произвольный модуль.

П ример. Пустьа=3, p=6. Р=7,a+p>P

Представим числа в двоичном коде а = 0011, P= 0110, Р= 0»1

„00»- а

"аыа-Р

1001

ЩЯ}-P

1 <-0001 "QQQj.-1

0010-С.

Пустьa=2, 0=3, Р=7, a+/< Р.

В двоичном коде а— " 0010, ф=0011, P=0111

0010-А

ЯД )-В

0101-С

При вычитании сумматор работает по формулам

y = (a + j3+P+1) modP npu a < /3;

y=-(a+/+1) modP при а >р.

П р и.м в р. Пусть a=3, /=6, Р=7, а< р, В двоичном ходе ю=0011, Р=0110, P=0» 1, 0»0-а жрат

1 -0010

QQQ-1 оо»-у

Сравнение операндов а и /3осуществляется в ходе операции вычитания.

На фиг. 1 представлена функциональная схема предлагаемого сумматора. Сумматор по модулю содержит элемент НЕ 1, элемент И 2, блок 3 суммирования, группу 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, логический блок 5, IK-триггер 6, вход 7 кода операции, вход 8 операнда а, вход 9 операнда

j3, вВххоод 110 0 пoр я мMоoгrо o з3нHаeч еeнHи я мМоод у ля, вход» инверсного значения модуля, выход 12 устройства, выход 13 результата сравнения а<Р, выход 14 результата сравнения a >P, выход 14 результата сравнения а, тактовый вход 15 устройства.

Блок 3 суммирования представляет собой (и+1)-разрядный трехвходовой сумматор, где n — количество разрядов, необходимых для представления модуля, и может быть построен из двух двухвходовых сумматоров, причем выходы переносов обоих двухвходовых сумматоров сделаны инверсными. Пример реализации блока 3 суммирования представлен на фиг, 2. Он содержит двухвходовые (n+1)-разрядные сумматоры 16 и 17, вход 18 второго сигнала

4 переноса, вход 19 первого сигнала переноса, первый вход 20 операнда а, второй вход 21 операнда Р, третий вход 22 модуля, выход 23 блока суммирования, первый инверсный выход 24 переноса, второй инвер50 сныи выход 25 переноса.

Группа 4 элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ состоит иэ и+1 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выполняет операцию инвертирования операнда Р в случае режима вычитания, когда на вход 7 кода операции подается "1", и не изменяет значения операнда Р когда на вход 7 кода операции подается "Q" (режим сложения), Логический блок 5 представляет собой (и+1)-разрядный мультиплексор на два вхо0011-а

ЫЮ1- 1

ЯЯЩ -1 ,1101

Q1»-P

1 О1ОО-у

Пусть а=6, P =3, Р=7, а > /3 .

В двоичном коде а =-0110, +00», 10 Р=О»1

1820377

15

У = a+f3+V+1, у = (а +P+P+1)modP, у =— (а+P)modP. да и один выход. На выход логического блока 5 кроме информации, имеющейся на входах, может быть передан логический "0", отсутствующий на его входах.

Работа сумматора описывается таблицей истинности где A> — сигнал кода операции; Az — сигнал выхода IK-триггера; F — значение на выходе логического блока.

Логический блок может быть построен на элементах И-ИЛИ. Пример реализации для данного устройства приведен на фиг. 3.

IK-триггер 6 — известный функциональный элемент.

Вход 8 операнда а подключен к первому входу блока 3 суммирования, вход 7 кода операции подключен к входу первого сигнала переноса блока 3 суммирования, к входу элемента НЕ 1, к управляющему входулогического блока 5 и первому входу 4 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. К второму входу группы 4 элементов ИСКЛЮЧАЮ ЩЕЕ ИЛИ подключен вход 9 операнда Р; выход группы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ подключен. к второму входу блока 3 суммирования. Вход 10 прямого значения модуля подключен к первому информационному входу логического блока 5, вход 11 инверсного значения модуля подключен к второму информационному входу логического блока 5, выход которого подключен к третьему входу блока 3 суммирования, выход которого является выходом 12 устройства, Первый инверсный выход переноса блока 3 суммирования подключен к I-входу

IK-триггера 6 и является выходом 13 результата сравнения а < Р, второй инверсный выход переноса блока суммирования.подключен к входу К !К-триггера 6 и является выходом 14 результата сравнения а Ð.

Тактовый вход 15 устройства подключен к синхронизирующему входу IK-триггера 6, выход которого подключен к управляющему входу логического блока 5 и второму входу элемента И 2. Выход элемента НЕ 1 подключен к первому входу элемента И 2, выход которого подключен к входу второго сигнала переноса блока 3 суммирования.

Предлагаемое устройство работает следующим образом.

Режим суммирования. На вход 7 кода операции подается сигнал логического "0".

На первый вход блока 3 суммирования подается операнд а, на второй вход блока 3 суммирования подается операнд Р. При подаче тактового импульса на тактовый вход

15 арифметическое устройство переводится в рабочее состояние. !К-триггер 6, который был начально в "нулевом" состоянии, переходит в "единичное" состояние, так как íà Iи К-входах первоначально были "1" с инверсных выходов сигналов переноса блока 3 суммирования. Этот сигнал "1" с выхода IKтриггера 6 подается на управляющий вход . логического блока 5 и второй вход элемента

И 2, который пропускает сигнал "1" с выхода элемента НЕ 1 на вход второго сигнала переноса блока 3 суммирования. На третий вход блока 3 суммирования с выхода логического блока 5 подано значение Р. Таким .образом, в блоке суммирования будет выполнено выражение

В том случае, если а +P =" Р. с второго инверсного выхода блока 3 суммирования сигнал логического "0" подан на К-вход IКтриггера 6, а на 1-входе IK-триггера 6 остается

"1", что оставляет IK-триггер 6 в "единичном" состоянии по приходе второго тактового импульса. Таким образом, на выходе устройства сформирован результат

В случае, если a+j3 < P, с первого и второго инверсных выходов блока 3 суммирования на 1- и К-входы IK-триггера 6 поданы сигналы "1". По приходе тактового импульса

IK-триггер меняет свое состояние на противоположное, т е. "нулевое", что запрещает прохождение P на третий вход блока 3 суммирования и "1" на вход второго сигнала переноса блока суммирования. На выходе устройства формируется результат

Режим вычитания отличается от режима суммирования тем, что на вход 7 кода операции подается сигнал "1", на второй вход блока 3 суммирования подается операнд Р, на третий вход блока суммирования по приходе тактового импульса подается прямое значение модуля Р.

В случае, если a < ф то с первого инверсного выхода сигнала переноса блока 3 суммирования сигнал логического "0" подан на 1-вход IK-триггера 6, на К-входе останется логическая "1". По приходе второго тактово1820377 го импульса IK-триггер 6 переходит в "нулевое" состояние и запрещает прохождение через логический блок значения р. На выходе устройства сформулирован результат

y=(a+p+1)mod Р;

В случае, если а Ð, то сигнал переноса появляется на втором инверсном выходе блока 3 суммирования. При этом IK-триггер остается в "едийичном" состоянии и на выходе устройства присутствует результат

y= :— (a+P+P+1)mod Р, Режим сравнения операндов производится в режиме вычитания, т.е. на входе 7 кода операции присутствует "1", На выходах

13 и 14 результат сравнения определяется присутствием логического "0" на том либо другом выходе, При, выполнении операций длительность тактовых импульсов должна быть соразмерна с длительностью переходных процессов в блоках 3, 4, 5, 6, выполнение операции осуществляется за два такта, Формула изобретения

Сумматор по модулю, содержащий блок суммирования, элемент И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с входом операции сумматоров, вход первого операнда сумматора соединен с входом первого слагаемого блока суммирования, вход второго слагаемого

- которого соединен с выходами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены с входами соответст5 вующих разрядов второго операнда сумматора. отличающийся тем, что, с целью расширения функциональных возможностей за счет выполнения операции сравнения операндов в режиме вычитания, 10 сумматор содержит элемент НЕ, логический блок и IK-триггер, при этом вход кода операции сумматора соединен с первым входом переноса блока суммирования, входом эле мента НЕ и первым настроечным входом

15 логического блока, второй настроечный вход которого соединен с выходом IK-триггера и первым входом элемента И, выход которого соединен с вторым входом переноса блока суммирования, вход третьего сла-.

20 гаемого которого соединен с выходом логического блока, первый и второй информационные входы которого соединены соответственно с входами прямого и инверсного значения модуля сумматора, тактовый вход

25 которого соединен с тактовым входом. IK-. триггера I- и К-входы которого соединены соответственно с первым и вторым выходами переноса блока суммирования и являются выходами сравнения операндов

30 сумматора. выход элемента НЕ соединен с вторым входом элемента И, выход блока суммирования соединен с выходом результата сумматора.

1820377

I )

y1t ! I I

I! i

Составитель B. Бережной

Редактор Т. Федотов ТехредМ.Моргентал Корректор ll. Гереши

Заказ 2030 Тираж Подписное

BHNVlflVI Государственного комитета по изобретениям и.открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101