Устройство выделения ошибок из пседослучайного испытательного сигнала

 

Использование в технике электросвязи, в частности в устройствах выделения ошибок из цифрового испытательного сигнала в виде псевдослучайной последовательности Сущность изобретения устройство выделения ошибок из псевдослучайного испытательного сигнала содержит входной коммутатор генератор псевдослучайной последовательности (ПСП), блок компараторов выходной коммутатор , формирователь тактовой частоты анализатор входного сигнала, блоки регистрации и сигналов перерывов связи и проскальзывания Устройство обеспечивает повышение достоверности выделения ошибок. 2 ил

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

K 11А ЕН У

ЬЭ

СР

С) тл Э ти

<.М

Комитет Российской Федерации по патентам и товарным знакам (21) 4812124/09 (22) 09.0490 (46) 15.1193 Бктл. Na 41-42 (71) Научно-исследовательский институт радио (72) Кальной AE (73) Научно-исследовательский институт радио (54) УСТРОЙСТВО ВЫДЕЛЕНИЯ ОШИБОК ИЗ

ПСЕДОСЛУЧАЙНОГО ИСПЫТАТЕЛЬНОГО

СИГНАЛА (57) Использование: в технике электросвязи, в частности в устройствах выделения ошибок из цифро(19) RU (11) 2003233 С1 (51) 5 вого испытательного сигнала в виде псевдослучайной последовательности. Сущность изобретения: устройство выделения ошибок из псевдослучайного испытательного сигнала содержит входной коммутатор, генератор псевдослучайной последовательности (ПСП), блок комлараторов, выходной коммутатор, формирователь тактовой частоты, анализатор входного сигнала, блоки регистрации и сигналов перерывов связи и проскальзывания. Устройство обеспечивает повышение достоверности выделения ошибок 2 ил.

2003233

Изобретение относится к электросвязи, конкретно к устройствам выделения ошибок из цифрового испытательного сигнала в виде псевдослучайной последовательности (ПСГ1), а так>ке для обнаружения проскальзываний цифрового сигнала (нарушение синхронизации, расфаэирования) и перерывов связи.

Целью изобретения является повышение достоверности выделения ошибок.

На фиг.1 и 2 представлены структурные электрические схемы двух вариан гов выполнения устройства выделения ошибок из псевдослучайного исполнительного сигнала.

Устройство выделения ошибок иэ псевдослучайного испытательного сигнала содержит входной коммутатор 1, генератор 2 псевдослучайной последовательности (ПСП), блок компараторов 3, выходной ком5

Блок компараторов 3 выполнен в виде двух или нескольких цепей, каждая из которых содержит последовательн о соединенные сумглатор 3.1 по модулю два мутатор 4, формирователь 5 тактовой частоты, анализатор 6 входного сигнала, блок регистрации 7 сигналов перерывов связи и блок регистрации 8 сигналов проскальзывания, 25

Генератор 2 ПСП в параллельном коде по первому варианту устройства (фиг,1) выполнен в виде двух (при q = 2) или нескольких (q > 2) параллельны„цепей",,каждая из которых содержит цепочку последователь- 30 но вклокоченных D-триггеров 2,1, l3 определенных точках которой в p83pblB цепочки включены один или несколько сумматоров

2. 3 по модулю два, вторые входы которых подключены к выходам соответствующих D- 35 триггеров 2.1, Количество сумматоров 2,3 и тОчки подключения его входов рассчитывают по виду порожда>ощего (образующего) полинома.

Вход первого в цепочке 0-триггера 2,1 40

ЯВЛЯЕТСЯ СООТВЕТСТВЕННО СИГНаЛЬНЫМ ВХОдом генератора 2 ПСП, соответствующим выходом которого является выход последнего D-триггера. в цепочке, Кроме того, в разрыв каждой цепочки вкл очен сумматор 45

2.2 по модулю два, который выполняет роль корректора ошибок в проходящем сигнала и второй вход er0 является соответствующим входом коррекции блока. Точка вкл очения этого сумматора в цепочке обяэат ельно дол- 50

>кна быть бли>ке к входу ветви, чек точка подкл очения ближайшего входа сумматора 2.3.

Объединение входы синхронизации 0-триггеров 2,1 явля>отсл входом синхронизации блока, 55

D-триггеры 3,2 и 3,3, Причем первый и второй входы сумматора явля>отся соответствующими входами первой и второй группы входов, выход D-триггера 3.2 является соответствующим сигнальным выходом, а выход

D-триггера 3.3 — соответствующим выходом коррекции блока, Вход установкй этого триггера является соответствующим управляющим входом блока, входом синхронизации которого являются обьединенные входы синхронизации 0-триггеров 3.2, 3.3.

Анализатор 6 входного сигнала выполнен в виде двух или нескольких параллельных цепей, структура которых аналогична структуре ветвей генератора 2 ПСП (только отсутствует сумматор 2.2 по модулю два), Кроме того, отличие каждой цепи от генера. тора 2 заключается в том, что выход последнего в.цепочке D-триггера 6 1 через сумматор 6.3 по модулю два подключен к управляющему входу счетчика 6,4 и входу установки 0-триггера 6,5, выходы которых соединены соответственно с первым и вторым входами элемента 6.6 ИЛИ-НЕ, выход которого является соответствующим выходом блока.

Второй вход сумматора 6.3 соединен с входоРл другой определенной (по расчету) цепи, Кроме того, вход первого D-триггера

6.1 в одной из цепей соединен с первым входом сумматора 6,7 по модулю два, второй вход которого соединен с выходом этого же триггера или с выходом второго 0-триггера этой цепи (последнее только при нечетном ц и некоторых условиях, которые будут изложены ниже). Выход сумматора 6.7 является дополнительным выходом блока. Объединенные входы синхронизации

0-триггеров 6.1, 6.5 счетчика 6,4 всех цепей являются входом синхронизации блока.

Блок регистрации 7 сигналов перерывов связи содержит счетчик 7.1, вход синхронизации которого яв lABTc$l входом синхронизации блока, а управляющий вход — вторым входом блока, Выход счетчика соединен с входом установки в единичное состояние

RS-триггера 7.2. Вход установки в нулевое состояние триггера является первым входом, а выход его — выходом блока.

Блок регистрации 8 сигналов проскальзывания содержит инвертср 8.1, вход которого является первым входом блока, а выход соединен с входом установки в нулевое состояние 0-триггера 8,2. Информационный вход и вход синхронизации триггера соответственно являются первым и синхронизирующим входами блока. Инверсный выход триггера соединен с его входом управления, а прямой выход является выходом "проскальзывание" блока.

2003233

Во втором варианте устройства (фиг.2) генератор 2 ПСП в параллельном блоке выполнен о виде блока, с одним сигнальным и одним корректирующим входом. Поэтому блок компаратаров 3 о отличие от первого 5 варианта имеет D-триггер 3.3 только в одной цепи и блок имеет только один корректирующий выход и один управляющий вход.

В свою очередь анализатор приходящего сигнала имеет только адин основной вы- 10 ход. On содержит, в отличие ат первого варианта устройства, только одну оетвь, аналогичную одной из ветвей устройства по первому варианту и имеет только два сигнальных входа.. 15

Генератор 2 ПСП выполнен в виде цепочки последовательно включенных D-триггеров 2,1 и сумматоров 2.2, 2.3 по модулю два, включенных о определенных точках в разрыв этой цепочки. Вход первого в этой 20 цепочке D-триггера 2.1 является сигнальным входом, выход последнего 0-триггера

2.1 — соответствующим выходам, а отарой вход сумматора 2,2 — входом коррекции генератора. Второй вход сумматора 2,3 соеди- 25 не н с выходом соответствующего

0-триггера 2.1.

Генератор 2 ПСП содержит также одну (при q = 2) или несколько (при q > 2) дополнительных цепочек, последовательно в оп- 30 ределенном порядке соединенных сумматоров 2.4 и D-триггеров 2.5. Количестso двухвходовых сумматоров 2,4 по модулю два зависит от количества членов в полиноме, который умножается на последовательность 35

S1 {S1 — соответствующая последовательность на входе генератора ПСП 2), чтобы получить последовательность Я2.

В данном случае при использовании образующего полинома прототипа имеем $2 = 40

=S> (D + 0 ) и необходим только один сумматор 2.4 и 0-триггер 2.5 в дополнительной цепочке. При трехчленном полиноме (сомножителе при S>) необходимы два сумматора 2.4 и доа D-триггера 2.5 и так далее, Увеличение количества D-триггеров 2.5 необходимо для того, чтобы исключить случай непосредственной связи между сумматорами 2.4, так как такое включение снижает быстродействие устройства.

Входы первого в дополнительной цепочке сумматора 2,4 и вторые входы последующих сумматоров 2.4 подключены к выходам соотоетствующих 0-триггеров

2.1. Выход последнего в дополнительной цепочке 0-триггера 2.5 является соответствующим выходом генератора 2 ПСП, Обьединенные входы синхронизации

0-триггера 2.1 и 2.5 являются входом синхронизации блока.

Блоки регистрации 7 и 8 сигналов перерывов связи и проскальзывания могут быть выполнены также, как и в первом варианте устройства.

По входу установки логической единицы

D-триггер 6.5 асинхронно каждым импульсом ошибки (логическая единица) устанавливается в единичное состояние независимо ат логического уровня сигнала на управляющем входе. А в отсутствие ошибок синхронно (фронтам тактового импульса) па 0-входу либо возвращается в нулевое состояние при наличии на управляющем входе логической единицы, либо остается в прежнем состоянии при наличии логического нуля на управляющем входе. Аналогичную логику работы имеет D-триггер 8.2.

Счетчик б.4 устанавливается синхронно (фронтом тактового импульса) в исходное . состояние с уровнем логического нуля на выходе при наличии импульса ошибки на управляющем входе. При отсутствии ошибок на управляющем входе счетчику разрешен счет тактовых импульсов. Аналогична логика работы счетчика 7.1.

Описываемое устройство работает следующим образом.

Испытательный сигнал в виде M-последовательности с входа устройства поступает на входы входного коммутатора 1 и формирователя 5 тактовой частоты, В последнем происходит выделение тактовой частоты из испытательного сигнала и происходит формирование q низкочастотных последовательностей, равномерно сдвинутых в пределах низкочастотного тактового интервала, величина которого в q раз превышает тактовый интервал входного сигнала.

Эти последовательности должны быть синхронны и синфазны с входным сигналом.

В данном частном случае при q = 2 тактовые последовательности — эта прямая и инверсная последовательность в виде меандра на полутактовой частоте, С помощью этих тактовых последовательностей во входном коммутаторе 1 происходит разбиение входной высокоскоростной ПСП на q низкоскоростных потоков путем выборки в каждый поток каждого g-ro элемента входной последовательности со смещением начала выборки для каждого патока на один элемент исходной последовательности по отношению к предыдущему потоку.

Расчеты показывают, что при такам разбиении исходной последовательности на q потоков каждая последовательность S; i-га потока на выходе входного коммутатора 1 может быть выражена через предыдущие

2003233 последовательности (в частности, при о = 2 через одну предыдущую Si-1) умножением их на определенный полином, В данном случае при использовании образующего полинома прототипа и разбиении на два потока будет иметь

Sz = S) (Dü + р7) и S1 = S2 (D6+ р8) В соответствии с этими соотношениями выполнены ветви генератора 2 ПСП и на сумматорах 3.1 происходит сравнение соответствующих последовательностей (фиг,1).

В начале работы на выход генератора 2

ПСП формируются последовательности асинфаэные по отношению к соответствующим последовательностям на выходах входного коммутатора 1. Это происходит из-за того, что первоначально в ветвях генератора

2 ПСП произвольный код. Вследствие этого на выходах сумматоров 3.1 выделяются ошибки даже в отсутствии ошибок в приходящем сигнале.

Аналогичным образом работагот ветви анализатора 6 входного сигнала и по атей же причине в начале работы будут ошибки на выходах сумматоров 6,3, Этими ошибками Р-триггеры 6.5 устанавливаются в единичное состояние, счетчик 6.4 — в исходное состояние с уровнем логической единицы на выходе. Этот выходной сигнал счетчиков не может измениться раньше, чем произойдет заполнение безошибочными последовательностями Р-триггеров 6.1, так как в этом случае интервал между двумя соседними ошибками в каждой ветви всегда меньше емкости счетчика 6,4. Поэтому на выходе каждого элемента 6.6 ИЛИ будет уровень логического нули несмотря на то, что в промежутке между двумя ошибками D-триггер

6.5 в любой ветви может установится в нулевое состояние.

Таким образом, с выходов анализатора

6 входного сигнала на управляющие входы блока 3 компараторов поступают уровни логического нуля, разрешая прохождение в каждой ветви ошибок с сумматоров 3.1 через Р-триггеры 3.2 и 3.3 на входы сумматоров 2.2, где происходит инвертирование каждого символа приходящего сигнала, не совпадающего в текущем тактовом интервале с символом эталонной последовательности. Следовательно, генератор 2 формирует последовательности с прежним фазовым сдвигом относительно приходящих.

Такой режим работы устройства будет продолжаться до тех пор, пока не произойдет заполнение D-триггеров 6.1 безошибочным отрезком приходящей последовательности.

После этого на выходах сумматоров 6.3—

55.из.этих ошибок переводит D-триггер 8;2 в единичное состояние и последний остается в этом состоянии за счет блокировки логическим нолем с его инверсного выхода. Таким образом, пе реход из логического ноля в единицу на выходе "проскальзывание" устрой5

45 отсутствие ошибок и по приходу первого же символа с уровнем логической единицы на входе соответствующей цепи анализатора

6, соответствующий D-триггер 6.5 устанавливается в нулевое состояние. Выход соответствующего счетчика 6.4 также устанавливается в логический ноль, если интервал с отсутствием ошибок в приходящем сигнале будет больше, чем время заполнения счетчика, В этом случае на выходах анализатора 6 будут уровни логической единицы, запрещающие коррекцию приходящего сигнала в сумматорах 2,2. Следовательно, последовательности с входного коммутатора 1, проходя через них неизменными, заполняют Р-триггеры 2.1. После их заполнения безошибочным отрезком приходящей последовательности на выходах генератора 2 формируются последовательности синфазные с последовательностями на выходах входного коммутатора 1 и начинается процесс правильного выделения ошибок иэ приходящей последовательности. Каждая ошибка в приходящем сигнале выделяется так же и на выходе сумматора

6,3 в соответствующем сигнале в соответствующей цепи, Она устанавливает уровень логического ноля на соответствующем выходе анализатора 6. Этот ноль разрешает корректировку ошибочного символа в генераторе 2, тем самым сохраняется синхронизм генератора 2 при наличии ошибок в приходящем сигнале.

В этом режиме работы устройства при наличии импульса ошибки на втором входе блока регистрации сигнала проскальзывания, на первом его входе будет уровень логического. ноля, который через инвертор 8.1 удерживает Р-триггер 8.2 по R-входу в нулевом состоянии. Поэтому на выходе "проскальзывание" — уровень логического ноля, При наличии проскальзывания (нарушения синфазности приходящей и эталонной последовательности) происходит процесс восстановления синхронизации, описанный выше. Поэтому обязательно наступит момент, когда на первом входе блока 8 будет уровень логической единицы (р-триггеры

6.1 соответствующей цепи заполнены безошибочной последовательностью и соответствующий счетчик 6.4 переполнен), а на его втором входе — ошибки. из-за асинфазности приходящей иэ эталонной последовательности в соответствующей ветви. Первая же

2003233

50

55 ства сигнализирует о том, что имело место проскальзывание, Перерыв связи в системах передачи может проявляться различным образом. В первом случае — это сигнал, не имеющий переходов (фронтов), причем это может быть как логический ноль, так и логическая единица. Во втором случае такой сигнал имеет место только в начале перерыва. а в остальное время перерыва за счет действия АРУ появляется случайная последовательность импульсов, обусловленная шумами. Кроме того, в некоторых системах передачи во время перерыва идет сигнал в виде чередующихся нулевых и единичных символов.

Во всех этих случаях на выходе счетчика

7.1 появится уровень логической единицы, устанавливающий триггер 7.2 в состояние с уровнем логической единицы на выходе.

Это обусловлено тем, что независимо от того, каков уровень сигнала на входе устройства {ноль, единица или их чередование), на выходе сумматора 6.7 будет обязательно уровень логического ноля и счетчик 7.1 досчитает до переполнения. Следует заметить только, что в последнем случае, чтобы на выходе сумматора 6.7 был логический ноль (при нечетном числе потоков); второй вход сумматора 6.7 должен быть подключен к выходу второго в цепочке 0-триггера 6,1.

Таким образом, блок регистрации 7 сигналов перерывов связи фиксирует перерыв связи, начало которого определяется наличием в течение определенного времени нулевого уровня сигнала на дополнительном выходе анализатора б, а конец — уровнем логической единицы на соответствующем основном выходе этого же блока, потому что во время действия перерыва на этом выходе обязательно будет уровень логического ноля, Действительно, при перерыве связи в виде ноля или единицы на соответствующем входе анализатора 6 также уровень ноля или единицы, поэтому после заполнения 0триггеров 6.1 соответствующей цепи этим сигналом, на выходе сумматора 6.3 также уровень ноля или единицы. Очевидно, что при наличии на выходе сумматора 6.3 логической единицы на выходе элемента ИЛИНЕ 6,6 обязательно будет уровень логического ноля, При наличии на выходе сумматора 6.3 логического ноля на выходе элемента ИЛИ-НЕ 6.6 также будет уровень логического ноля, так как при заполнении

D-триггеров 6.1 другим сигналом после начала перерыва D-триггер 6.5 ошибками обязательно установится в единичное состояние и будет оставаться в таком состоянии весь перерыв, из-за запрета его уста5

45 новки в нулевое состояние логическим нолем на его входе управления, При перерыве связи в виде случайной последовательности импульсов логический ноль на выходе элемента ИЛИ-HE 6.6 будет поддерживаться логической единицей с выхода счетчика 6.4, так как в этом случае интервал следования ошибок на выходе сумматора 6,3 меньше времени заполнения счетчика 6.4.

Аналогично вышеописанному будет поддерживаться логический ноль на выходе элемента ИЛИ-НЕ 6.6 при перерыве связи в виде чередующихся нулевых и единичных

СИМВОЛОВ.

При перерыве связи в любом виде в генераторе 2 ПСП сохраняется фаза в формируемых на его выходах последовательностях, так как логические ноли, воздействующие на управляющие входы блока 3 компараторов, позволяет заполнять D-триггеры 2.1, включенные после сумматоров 2.2 сигналами нужной структуры. Таким образом, и при перерыве связи происходит правильное выделение ошибок.

Выделение в блоке компараторов 3 ошибки снимаются с выходов 0-триггеров

3.2 и поступают на входы выходного компаратора 4, где с помощью тактовых последовательностей происходит их обьединение в единый высокоскоростной поток, который поступает на выход "ошибки" устройства.

Суть работы второго варианта устройства (фиг.2) аналогична вышеописанному, Разница заключается в том, что поскольку структура генератора 2 ПСП в параллельном коде выполнена так, что каждая последующая последовательность на его выходах формируется не на основе предыдущей, как в первом варианте, а на основе одной последовательности, например Si, взятой за опорную, то это приводит как к упрощению внутренней структуры блоков (например, только одна ветвь в блоке 6 обработки приходящего сигнала и т.д.), так к уменьшению количества связей между ними.

При использовании образующего полинома прототипа и разбиении приходящей последовательности на два потока генератор имеет структуру (фиг,2) соответствующую следующим соотношениям:

Si — SiD = Si (О + D15). и 1

S2 = Si D = S1(D D ), (56) Авторское свидетельство СССР гЖ 1037431, кл. Н 04 1 1/20, 1982.

2003233

Формула изобретения

1. УСТРОЙСТВО ВЫДЕЛЕНИЯ ОШИБОК ИЗ ПСЕДОСЛУЧАЙНОГО ИСПЫТА-, ТЕЛЬНОГО СИГНАЛА, содержащес после5 довательно соединенные входной коммутатор, ГGHBpQTop псевдослучайной посг(едонательности (ПСП). блок компараторон и выходной коммутатор, управляю- . щие входы которого и управляющие входы 10 входного коммутатора соединены между собой и с coQTBQTcTDó(îùèìè выходами формирователя тактовой частоты, один из

Выходов которого соединены с входами синхронизации генератора ПСП и блока 15 компараторон, другие Входы которого соеди((е(.(ы с сООтнетстнующими Выходами

Входног0 коммутатора, отлича(ощееся тем, что, с цепью повышения достонерносги выделения ошибок, введены анализатор 20

Bx0n)(oI о сип(ала и блоки регистрации сигналов проскальзынания и перерынон связи, при этом выходы входного коммутатора соединены с cooTBBTCTByio (((ии Входами анализатора Вхоцного сип(ала, выходы ко-25 торого соединены с c00TBoTcTBó(0ùèìè упранллющими Входами блока компараторов, один из входон которого соединен с перВыми входами блока регистрации перерь(- 30 нон связи и блока регистрации сипгалов

l I роск эльзы Ба((ия, Вторые Входы котО p b(x соединены соответственно с дополнительным (зыходом анализатора входного сигнала и с сООТВетстну(0щим ВыхОДОм блока 5 кампараторон, выходы сип(алов коррекции которого соеди((ены с соответствующими входами генератора ПСП, а гзходы синхронизации анализатора Входного сигнала и блоков регистрации сигналон проскальзы- 40 нания и перерывов связи соединены между собой:(с соответствующими выходами формирователя тактовой частоты, вход ко- торого соединен с сигнальным входом входного коммутатора и являетсл входом испытательного сигнала устройства. выходами "Проскальзывание" и "Перерывы связи" которого являются выходы блоков регистрации сигналов проскальзывания и перерывов связи.

2, Устройство по п.1, отличающееся тем, что анализатор входного сигнала выполнен в виде qпар,аллельных цепей (где q

=- 1,2,3...), каждая из которых состоит из последовательно соединенных блока обнаружения ошибок, счетчика и элемента ИЛИНЕ, к другому входу которого подключен выход D-тоиггера, установочный вход кото-. рого соединен с выходом блока обнаруженил ошибок, информационный вход которого соединен с управляющим нходом

D-триггера, причем информационный вход блока обнаружения ошибок 1-й цепи соединен с другим информационным входом (l +

1)-й цепи, информационный вход блока обнаружения ошибок q-й цепи соединен с другим информационным входом блока обнару>кения ошибок первой цепи, а информационный. вход и выход соответствующего разряда блока обнару- жения ошибок ц-й цепи соединены с вхо- дами сумматора по модулю два, причем информационные входы блоков обнаружения ошибок g цепей являются информационными входами анализатора входного сигнала, входом синхронизации которого являются соединенные между собой синхронизирующие входы блоков обнаружения ошибок, счетчиков и D-триггеров g цепей, выходами и дополнительным выходом анализатора входного сигнала являются соответственно выходы элементов ИЛИ - НЕ

q-цепей и выход сумматора по модулю д ва.

2003233 ф

° В °

В ° ° В ° в В В:

° Ф

° °

В В В

Ф °

В

° В

° ° ° I

° б

° ° ° °