Устройство для управления m-фазным инвертором

 

Устройство содержит генератор 1 тактовых импульсов, компаратор 2, 2m усилителей 3 мощности, 2m силовых ключей инвертора 4 m датчиков 5 тока, D-триггер 6, m-фазный выпрямитель 7, n-разрядный счетчик 8, постоянное запоминающее устройство 9 с n-1 адресным входом и m + 1 выходом. Устройство позволяет уменьшить потери в силовых ключах инвертора при нагрузке, равной номинальной и меньше номинальной, за счет реализации режима однократных за период выходного напряжения переключений, повысить надежность инвертора в переходных режимах путем ограничения токов через силовые ключи инвертора по мгновенным значениям и упростить схемную реализацию. 1 з. п. ф-лы, 4 ил. , 2 табл.

Изобретение относится к электротехнике и может быть использовано в системах электропитания и электропривода для преобразования постоянного напряжения в многофазное переменное.

Известно устройство, реализующее способ управления инвертором, содержащее силовые элементы, датчики токов, задатчики токов, сумматоры, преобразователи аналоговых сигналов в логические, генератор логического периодического сигнала, элементы ИЛИ-НЕ, D-триггеры [1] .

Устройство предназначено для повышения точности отработки заданных значений токов в трехфазном мостовом инверторе. Генератор логического периодического сигнала вырабатывает сигнал с длительностью импульсов, равными длительностям пауз.

Недостатком известного устройства является сложность его схемной реализации при увеличении числа фаз инвертора, поскольку для управления каждой фазой необходим датчик тока, задатчик тока, элемент ИЛИ-НЕ, D-триггер, сумматор, преобразователь аналоговых сигналов в логические.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому техническому решению является устройство, реализующее способ управления инвертором напряжения [2] .

Устройство предназначено для увеличения точности регулирования выходного тока однофазного мостового инвертора.

Устройство содержит компаратор, датчик тока, задатчик синусоидального тока, 4 усилителя мощности, два D-триггера, генератор тактовых импульсов, 4 силовых ключей инвертора.

Выход компаратора подключен к С-входам двух D-триггеров. D-вход D-триггеров подключен к выходу генератора тактовых импульсов. Сигнал задания, определяющий форму тока в нагрузке инвертора, подается на один из входов компаратора, на другой вход которого подается сигнал, пропорциональный току нагрузки. Для реализации известного устройства в m-фазном инверторе необходимо кроме общего генератора тактовых импульсов, m датчиков тока, m устройств задания синусоидального тока, m компараторов, 2 D-триггеров. Следовательно, реализация известного устройства в m-фазном инверторе значительно усложняет устройство.

Известное устройство работает в режиме многократного переключения силовых ключей в течение полупериода. При этом имеются значительные потери в силовых ключах, поскольку потери на переключение прямо пропорциональны частоте генератора тактовых импульсов, задающего переключения силовых ключей инвертора.

Следовательно, в известном устройстве имеются значительные потери в силовых ключах инвертора.

В известном устройстве при возникновении переходных режимов, ток нагрузки определяется величиной (I_з ±Δ I), а ошибка между задающим сигналом тока и фактической его величиной Δ I отрабатывается на следующем тактовом интервале. При этом снижается надежность инвертора при его работе в неноминальных режимах работы и внезапной перегрузки или коротком замыкании в цепи нагрузки.

Следовательно, в известном устройстве надежность инвертора снижена.

Недостатками известного устройства являются большие потери в силовых ключах инвертора при нагрузке, равной номинальной и меньше номинальной, низкая надежность инвертора в переходных режимах, сложность реализации устройства в m-фазном инверторе.

Целью предлагаемого устройства является уменьшение потерь в силовых ключах инвертора при нагрузке, равной номинальной и меньше номинальной за счет реализации режима однократных за период выходного напряжения переключений, повышение надежности инвертора в переходных режимах путем ограничения токов через силовые ключи инвертора по мгновенным значениям и упрощение, а также повышение равномерности потребления тока в m-фазном инверторе для четного числа m.

На фиг. 1 приведена схема устройства; на фиг. 2, 3 - диаграммы, поясняющие работу устройства; на фиг. 4 - алгоритм программирования постоянного запоминающего устройства.

Устройство для управления m-фазным инвертором содержит (фиг. 1) генератор 1 тактовых импульсов, компаратор 2, 2m усилителей 3 мощности (3.1. . . 3.2m), 2m силовых ключей 4 инвертора (4.1. . . 4.2m), m датчиков 5 тока (5.1. . . 5m). m-триггер 6, m-фазные выпрямители 7, счетчики 8 и постоянное запоминающее устройство (ПЗУ) 9 с n+1 адресным входом и m+1 выходом, причем выходы усилителей 3 мощности соединены с управляющими входами силовых ключей 4 инвертора, m выходов которого через m датчиков 5 тока предназначены для подключения к нагрузке, а один из входов компаратора 2 предназначен для подключения к источнику опорного напряжения. Выход генератора 1 тактовых импульсов соединен со счетным входом n-разрядного счетчика 8, выходы разрядов которого связаны с соответствующими n адресными входами ПЗУ 9, а (n+1)-й адресный вход ПЗУ 9 подключен к прямому выходу D-триггера 6, С-вход которого соединен с (m+1)-м выходом ПЗУ 9, а D-вход D-триггера подключен к выходу компаратора 2, другой вход которого соединен с выходом m-фазного выпрямителя 7, m входов которого связаны с соответствующими выходами m датчиков 5 тока. При этом для четных m i-й выход постоянного запоминающего устройства 9 i = 1,2. . . m связан с управляющим входом (2i-1)-го усилителя мощности (3.2i-1) и с управляющим входом 2 (i± m/2) i-го усилителя мощности (3.2 (i ±m/2)), где знак "+" берется при i ≅ m/2, а знак "-" при i > m/2, фрагмент состояния выходов постоянного запоминающего устройства 9 в зависимости от сигналов на его адресных входах имеет вид, представленный в табл. 1.

В устройстве для управления m-фазным инвертором для четного числа m также введен D-триггер 10, D-вход которого подключен к выходу компаратора 2, ПЗУ 9 в этом случае имеет n+2 адресных входа и m+2 выхода, С-вход D-триггера 10 подключен к (m+2)-му выходу ПЗУ 9, прямой выход D-триггера 10 соединен с (n+2)-м адресным входом ПЗУ 9, а фрагмент состояния (m+2)-го выхода ПЗУ в зависимости от сигналов на его входах имеет вид, представленный в табл. 2.

На фиг. 2 обозначены: 11 - сигнал с выхода m-фазного выпрямителя 7, 12 - сигнал с выхода компаратора 2, 13 - сигнал на С-входе D-триггера 6, 14 - сигнал на выходе D-триггера 6, 15 - сигнал на входе усилителя 3.1 мощности.

На фиг. 3 обозначены: 16-27 сигналы на выходах усилителей 3.1. . . 3.3, 3.12.

Генератор 1 тактовых импульсов может быть выполнен на базе преобразователя напряжение-частота, компаратор 2 - на элементе К 554 САЗ, усилители мощности 3 - на оптронах типа АОТ 136 и транзисторах типа КТ 853 и КТ 829; датчики тока 5 - на транcформаторах тока, D-триггер 6 - на элементе К 155 ТМ 2, m-фазный выпрямитель 7 - по мостовой схеме на диодах типа КД 212, счетчик 8 - на элементах типа К 155 ИЕ5, К 155 ИЕ7, ПЗУ 9 - на элементах типа К 573 РФ2.

Устройство для управления m-фазным инвертором работает следующим образом (на примере двенадцатифазного инвертора, m = 12).

Импульсы генератора 1 тактовых импульсов поступают на счетный вход счетчика 8, являющегося счетчиком временных интервалов, на которые разбивается период выходного напряжения 2 π= 2ⁿ-1, где n - число разрядов счетчика. Сигналы с разрядов счетчика 8 поступают на соответствующие адресные входы ПЗУ 9.

В соответствии с алгоритмом (фиг. 4) программирования ПЗУ, на его выходах формируются сигналы 16-27 управления инвертором, которые поступают на входы усилителей мощности и далее - на силовые ключи 4 инвертора. При этом сигнал с i-го выхода ПЗУ 9 (i = 1,2. . . m) поступает на вход (2i-1)-го усилителя мощности, а также на вход 2 (i ±m/2)-го усилителя мощности, где "+" соответствует условию i ≅m/2, а "-" соответствует условию i > m/2, m - четное число. Применительно к m = 12 сигнал с первого выхода ПЗУ 9 поступает на вход ключа 4.1 (анодной группы первой фазы инвертора) и на вход ключа 4.14 (катодной группы седьмой фазы инвертора).

Необходимо отметить, что длительность основных сигналов 16-27 меньше полупериода на величину двух шагов счетчика 8 (см. фрагмент состояния выходов ПЗУ 9 с - R).

Таким образом, выключение силового ключа, например, 4.1 происходит ранее (см. фиг. 3, диаграмма 16), чем включение силового ключа 4.2 (см. фиг. 3, диаграмма 22) той же фазы инвертора (аналогично и для всех m фаз). Это предотвращает возможность протекания тока короткого замыкания по стойке инвертора.

В случае, когда сигнал с m-фазного выпрямителя 7 не превышает опорный сигнал I_on на входе компаратора 2D-триггер 6 не влияет на работу ПЗУ 9 и силовые ключи 4 инвертора работают в режиме однократных, за период выходного напряжения переключений (см. фиг. 3, диаграммы 16-27). В случае превышения амплитуды тока, нагрузка заданной уставки (см. фиг. 2, диаграмма 11) срабатывает компаратор 2 и его выходной сигнал 12 поступает на D-вход D-триггера 6. На С-вход D-триггера поступают строб-сигналы 13 с (m+1)-го выхода ПЗУ 9. В результате на выходе D-триггера 6 формируются сигналы 14, запрещающие в течение их длительности прохождение основных сигналов (см. фиг. 3, диаграммы 16-27) на входы усилителей 3. Таким образом, на выходе ПЗУ 9 формируются модулированные сигналы 15 (фиг. 2). При снижении амплитуды тока с датчиков 5 ниже опорного уровня I_on процессы происходят аналогично вышеописанному.

Для повышения равномерности потребления тока инвертора в устройство для управления m-фазным инвертором (для четного числа m) введен D-триггер 10, а ПЗУ 9 имеет дополнительный (n+2)-й адресный вход и (m+2)-й выход.

Работа устройства в этом случае происходит следующим образом.

Выходной сигнал компаратора 2 поступает на D-входы D-триггеров 6 и 10. На С-вход D-триггеров 6 поступает строб-сигналы с (m+1)-го выхода ПЗУ 9, а на С-вход D-триггера 10 - строб-сигналы с (m+2)-го выхода ПЗУ 9. При этом строб-сигналы на выходах (m+1) и (m+2) сдвинуты относительно друг друга на π/30 (см. фрагмент состояния (m+1)-го и (m+2)-го выходов ПЗУ.

В результате на выходе D-триггера 6 формируются сигналы, модулирующие сигнал нечетных выходов 1,3. . . m-1 ПЗУ 9, а на выходе D-триггера 10 - сигналы, модулирующие сигналы четных выходов 2.4. . . m ПЗУ 9. При этом подключение фаз нагрузки к источнику питания через силовые ключи 4 происходит поочередно (чередование четных и нечетных фаз), что способствует более равномерному потреблению тока инвертора в переходных режимах.

Уменьшение потерь в силовых ключах инвертора при нагрузке, равной номинальной и меньше номинальной в предлагаемом устройстве происходит следующим образом.

Уровень тока I_on на один из входов компаратора 2 устанавливается больше амплитудного значения номинальной нагрузки фазы инвертора. При такой нагрузке выходной сигнал m-фазного выпрямителя 7, поступающий на другой вход компаратора 2 не превышает уровень опорного сигнала I_on и компаратор 2 не срабатывает, D-триггер 6 не переключается, запрета на происхождение основных сигналов с выходов ПЗУ 9 не происходит и силовые ключи 4 работают в режиме однократных за период выходного напряжения переключений и динамические потери, прямо пропорциональные числу переключений минимальны.

Следовательно, в заявляемом устройстве происходит уменьшение потерь в силовых ключах 4 инвертора при нагрузке, равной номинальной и меньшей номинальной за счет реализации режима однократных за период выходного напряжения переключений.

Повышение надежности инвертора в переходных режимах путем ограничения токов через силовые ключи инвертора по мгновенным значениям в предлагаемом устройстве осуществляется следующим образом.

На вход m-фазного выпрямителя 7 поступают сигналы с датчика 5, пропорциональные мгновенному значению тока нагрузки. Выпрямленные сигналы m-фазного диодного мостового выпрямителя 7 поступают на один вход компаратора 2. На другой вход компаратора 2 поступает опорный сигнал I_on, при этом опорный сигнал устанавливается меньше допустимого значения тока силового ключа 4.

При достижении амплитудной величины тока в любой фазе нагрузки величины опорного cигнала I_on компаратор 2 срабатывает, D-триггер 6 переключается и с этого момента времени выключаются все силовые ключи 4 до прихода строб-сигнала на С-вход D-триггера 6, который может вернуть D-триггер 6 в исходное состояние только при возврате компаратора 2 в первоначальное состояние, т. е. при снижении амплитуды тока нагрузки ниже заданного опорного сигнала I_on. При этом силовые ключи 4 инвертора работают в переходных режимах при заданном ограничении тока, что приводит к повышению надежности инвертора.

Формула изобретения

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ M-ФАЗНЫМ ИНВЕРТОРОМ, содержащее генератор тактовых импульсов, компаратор, 2m усилителей мощности, 2m силовых ключей инвертора, m датчиков тока, D-триггер, причем выходы усилителей мощности предназначены для соединения с управляющими входами соответствующих силовых ключей инвертора, m выходов которого через m датчиков тока предназначены для подключения к нагрузке, а один из входов компаратора предназначен для подключения к источнику опорного напряжения, отличающееся тем, что, с целью уменьшения потерь в силовых ключах инвертора при нагрузке, равной номинальной и меньшей номинальной, за счет реализации и режима однократных за период выходного напряжения переключений, повышения надежности инвертора в переходных режимах путем ограничения токов через силовые ключи инвертора по мгновенным значениям и упрощения, оно снабжено m-фазным выпрямителем, n-разрядным счетчиком и постоянным запоминающим устройством с n + 1-м адресным входом и m + 1-м выходом для четных m и 2m + 1-м выходом для нечетных m, причем выход генератора тактовых импульсов соединен со счетным входом n-разрядного счетчика, выходы разрядов которого связаны с соответствующими адресными входами постоянного запоминающего устройства, а (n + 1)-й адресный вход подключен к прямому выходу триггера, C-вход которого соединен с (m + 1)-м выходом для четных m и (2m + 1)-м выходом для нечетных m постоянного запоминающего устройства, а D-вход D-триггера подключен к выходу компаратора, другой вход которого соединен с выходом m-фазного выпрямителя, m входов которого связаны с соответствующими выходами m датчиков тока, при этом для четных m i-й выход постоянного запоминающего устройства (i = 1,2 . . . m) связан с управляющим входом (2i - 1)-го усилителя мощности и с управляющим входом 2(i ± m/2)-го усилителя мощности, где знак "+" берется при i ≅ m/2, знак "-" -- при i ≅ m/2 для нечетных m, i-й выход i = 1,2 . . . m постоянного запоминающего устройства связан с управляющим входом (2i - 1)-го усилителя мощности, а последующие m + 1, . . . 2m-е выходы постоянного запоминающего устройства связаны с управляющими входами соответственно 2, . . . 2m-го усилителя мощности, а состояние выходов постоянного запоминающего устройства в зависимости от сигналов на его адресных входах определяется по табл.

2. Устройство по п. 1, отличающееся тем, что, с целью повышения равномерности потребления тока в m-м фазном инверторе, в него введен D-триггер, D-вход которого подключен к выходу компаратора, постоянное запоминающее устройство снабжено дополнительным адресным входом n + 2 и дополнительным выходом m + 2, C-вход D-триггера подключен к дополнительному выходу постоянного запоминающего устройства, прямой выход D-триггера соединен с дополнительным адресным входом постоянного запоминающего устройства, состояние дополнительного выхода постоянного запоминающего устройства в зависимости от сигналов на его входах определяется по таблице.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6