Устройство контроля дискретных каналов

 

Использование: при построении аппаратуры контроля состояния дискретных каналов связи, а также в адаптивных системах передачи данных для обеспечения выбора канала с наилучшим качеством. Сущность изобретения: устройство содержит анализатор 1, счетчики 2, 4, блок сравнения 3, блок 5 регистров задания чисел, триггеры 6, 7, элементы И 8 - 11, формирователи импульсов 12, 13, элемент ИЛИ 14, делитель 15. 1 - 2 - 3 - 14 - 9 - 7 - 11 - 4 - 5 - 3, 3 - 14 - 8 - 6 - 10 - 4, 3 - 12 - 6, 12 - 9, 3 - 13 - 7, 13 - 8, 3 - 10, 3 - 11, 4 - 15 - 2, 15 - 3, 15 - 14. Устройство повышает надежность контроля в условиях кратковременных всплесков ошибок. 1 ил.

Изобретение относится к технике электросвязи и может быть использовано при построении аппаратуры контроля состояния дискретных каналов (ДК) связи, а также в адаптивных системах передачи данных для обеспечения выбора канала с наилучшим качеством.

Известно устройство контроля ДК, содержащее последовательно соединенные анализатор, счетчик ошибок, формирователь, дешифратор и блок сигнализации, а также счетчик, управляемый генератором и подключенный к дешифратору.

Однако в этом устройстве время анализа состояния канала постоянно и не зависит от его качества, в результате чего снижается достоверность контроля.

Известно устройство контроля ДК, содержащее последовательно соединенные анализатор, счетчик ошибок, а также дешифратор, элемент ИЛИ, которое характеризуется невысокой точностью контроля и небольшими функциональными возможностями, так как не учитывает нестационарность ДК.

Известно также устройство контроля, содержащее последовательно соединенные анализатор и счетчик, а также дешифратор, элемент ИЛИ, блок сравнения, реверсивный счетчик, дешифратор номеров, блок задержек, блок задания чисел.

Это устройство обеспечивает повышение достоверности контроля за счет выбора стационарных состояний ДК, в течение которых статистические свойства неизменны, и контроля на этих стационарных состояниях. При этом появляется возможность более оперативного управления режимами работы аппаратуры передачи данных, например, перенастройкой кодирующего и декодирующего устройств.

При работе в условиях кратковременных всплесков ошибок устройство реагирует на каждый всплеск ошибок путем переключения с одного стационарного состояния на другое и обратно, что сопровождается значительной потерей времени на перенастройку аппаратуры адаптивной системы (перестройка кодирующих и декодирующих узлов, изменение избыточности корректирующих кодов и т.д.). Преодолеть указанный недостаток можно за счет повышения надежности контроля в отмеченных условиях путем переключения с одного участка стационарности на другой в два этапа: подготовительный, когда осуществляется подготовка устройства к переключению, и заключительный, на котором производится непосредственное переключение на соответствующий участок стационарности. При этом если после подготовительного этапа кратковременные всплески ошибок отсутствуют, то производится сброс подготовки устройства и процесс идентификации состояния ДК начинается сначала. Это позволяет преодолеть автоколебания устройства - реакцию на кратковременные всплески ошибок.

Предлагаемое устройство контроля ДК характеризуется тем, что в условиях кратковременных всплесков ошибок повышает надежность контроля за счет исключения реакции на эти всплески путем переключения с одного стационарного состояния на другое в два этапа (подготовительный и основной или заключительный). Это достигается введением триггеров, элементов И, ИЛИ, формирователей, делителя и новых связей, позволяющих исключить автоколебательный процесс переключения с одного участка стационарности на другой и обратно. Идентификация состояния ДК производится без исключения реакции устройства на кратковременные всплески ошибок, что снижает надежность контроля и тем самым не позволяет избежать частые неоправданные переключения (перестройку) с одного стационарного состояния на другое и обратно. Переключение осуществляется в два этапа, что позволяет исключить автоколебательный процесс и в условиях кратковременных всплесков ошибок повысить надежность контроля. Повышение надежности контроля при реализации предлагаемого устройства в условиях кратковременных всплесков ошибок основывается на следующем: использование переключения (перестройки) аппаратуры в два этапа (подготовительный и основной) позволяет исключить автоколебательный процесс перехода с одного участка стационарности на другой и обратно; дополнительные элементы и новые связи не изменяют основного назначения устройства, а улучшают его технические характеристики - повышают надежность.

Цель изобретения - повышение надежности контроля в условиях кратковременных всплесков ошибок.

Для этого в устройство контроля дискретных каналов, содержащее последовательно соединенные анализатор, вход которого является входом устройства, счетчик ошибок и блок сравнения, а также реверсивный счетчик, выход которого является выходом устройства, и блок задания чисел, выходы которого подключены к соответствующим входам блока сравнения, причем другой вход блока сравнения объединены с установочным входом счетчика ошибок, введены 1-й и 2-й триггеры, 1-й, 2-й, 3-й и 4-й элементы И, 1-й и 2-й формирователи, элемент ИЛИ, делитель, прямой выход которого подключен к установочному входу счетчика ошибок, а инверсный выход - к 1-му входу элемента ИЛИ, 2-й и 3-й входы которого объединены к соответствующими входами 1-го и 2-го формирователя и подключены к соответствующим выходам блока сравнения, выход элемента ИЛИ подключен к объединенным первым входам 1-го и 2-го элементов И, выходы которых подключены к R-входам соответственно 1-го и 2-го триггеров, S-входы которых подключены к выходам соответственно 1-го и 2-го формирователей, а выходы 1-го и 2-го триггера - к первым входам соответственно 3-го и 4-го элементов И, соединенных выходами соответственно к суммирующим и вычитающим входами реверсивного счетчика, подключенного к объединенным входам блока задания чисел и делителя, другой вход которого подключен к входу "тактовая частота", причем вторые входы 1-го и 2-го элементов И объединены с S-входами соответственно 2-го и 1-го триггеров, а вторые входы 3-го и 4-го элементов И объединены с входами соответственно 1-го и 2-го формирователей.

На чертеже приведена структурная электрическая схема устройства контроля ДК.

Оно содержит последовательно соединенные анализатор 1, вход которого является входом устройства, счетчик 2 ошибок и блок 3 сравнения, а также реверсивный счетчик 4, выход которого является выходом устройства, и блок 5 задания чисел, выходы которого подключены к соответствующим входам блока 3 сравнения, причем другой вход блока 3 сравнения объединен с установочным входом счетчика 2 ошибок, кроме того, триггеры 6, 7, элементы И 8-11, формирователи 12, 13, элементы ИЛИ 14, делитель 15. Прямой выход делителя 15 подключен к установочному входу счетчика 2 ошибок, а инверсный выход - к 1-му входу элемента ИЛИ 14, 2-й и 3-й входы которого объединены с соответствующими входами формирователя 12, 13 и подключены к соответствующим выходам блока 3 сравнения. Выход элемента ИЛИ 14 подключен к объединенным первым входам элементов И 8 и 9, выходы которых подключены к R-входам соответственно триггеров 6, 7, S-входы которых подключены к выходам соответственно формирователей 12, 13, а выходы триггеров 6, 7 - к первым входам соответственно элементов И 10 и 11, соединенных выходами соответственно с суммирующим и вычитающим входами реверсивного счетчика 4, подключенного к объединенным входам блока 5 задания чисел, и делителя 15, другой вход которого подключен к входу "тактовая частота", причем вторые входы элементов И 8 и 9 объединены с S-входами соответственно триггера 7 и триггера 6, а вторые входы элементов И 10 и 11 объединены с входами соответственно формирователей 12, 13. Блок сравнения 3 содержит схемы сравнения 3-1 и 3-2.

Устройство работает следующим образом.

Выбраны стационарные состояния, в течение которых статистические свойства ДК считаются неизменными (стационарными). Каждому j-му стационарному состоянию (j= ) ДК соответствует определенное значение длительности времени контроля T_j(j=), задаваемое делителем 15, а также нижний K_j^н и верхний K_j^в пределы числа ошибок, записанные в блоке 5 задания чисел.

Перед началом работы устанавливается в нулевое состояние счетчик 2 ошибок, а в реверсивный счетчик 4 записывается номер исходного (предполагаемого) стационарного состояния из числа выбранных; триггеры 6, 7 устанавливаются в "0".

Последовательность сигналов x_i с выхода анализатора 1 поступает на суммирующий вход счетчика 2 ошибок в виде последовательности "1" и "0" признаков искаженного и неискаженного приема кодового блока за период времени T_j. На выходе счетчика 2 фиксируется значение кода K_j=x_i, соответствующее числу искаженных приемов, имеющих место на интервале наблюдения T_j, значение которого соответствует интервалу наблюдения N_j кодовых блоков. Измеренное число ошибок K_j(j=) за интервал T_j=N_j ˙ T₀ (Т₀ - длительность передачи кодового блока) импульсом с делителя 15 передним фронтом переписывается в блок 3 сравнения, где сравнивается со значениями K_j^н и K_j^в>K_j^н. Возможны три случая соотношений K_j, K_j^н, K_j^в.

1. Если K_j>K_j^в, то на выходе блока 3 сравнения со схемы 3-2 формируется импульс, который поступает на формирователь 12. Формирователь 12 по заднему фронту этого импульса вырабатывает на выходе короткий инверсный импульс. В этом случае сигнал с выхода схемы 3-2 через элемент И 10 не проходит на вход сложения реверсивного счетчика 4, так как элемент И 10 закрыт триггером 6, который установится в "1" после завершения импульса со схемы 3-2. Одновременно сигнал с выхода формирователя 12 через элемент И 9 устанавливает триггер 7 в "0", что исключает прохождение сигнала на вход вычитания реверсивного счетчика 4 через элемент И 11. Таким образом на этапе подготовки устройства триггер 6 устанавливается в "1", подготавливая элемент И 10 (открывая его), а триггер 7 - в "0", запирая элемент И 11.

В дальнейшем рассмотрим следующие 3 ситуации: а) если на следующем этапе контроля окажется, что K_j^н≅K_j< K_j^в, то сигнала со схем 3-1 и 3-2 не формируется. В этом случае инверсный сигнал с выхода делителя 15 через элемент ИЛИ 14 поступает на элементы И 8 и 9, с выхода которых подается на входы установки триггеров 6, 7 и сбрасывает их в "0". Установка триггеров 6, 7 и в "0" возвращает устройство в исходное состояние, что не позволяет реагировать на кратковременные всплески ошибок; б) если на следующем этапе контроля K_j>K_j^в, то сигнал со схемы 3-2 через элемент И 10 (открыт триггером 6 на предварительном этапе контроля) поступает на суммирующий вход реверсивного счетчика 4, переводя его в (j+1)-е состояние. Задним фронтом импульса с делителя 15 производится сброс значений кода K_j в счетчике 2 ошибок и начинается следующий интервал контроля. Перевод реверсивного счетчика 4 в (j+1)-е состояние сопровождается перенастройкой аппаратуры и подключением к блоку 3 сравнения значений K_j+1^(н), K_j+1^(в) с блока 5 задания чисел, управляемого кодом номера стационарного состояния с выхода реверсивного счетчика 4. Одновременно под управлением реверсивного счетчика 4 делитель 15 начинает формировать импульс, соответствующий длительности (j+1)-го стационарного участка T_j+1; в) если на следующем этапе контроля K_j<K^н, то на выходе схемы 3-1 формируется сигнал, поступающий на формирователь 13 и элемент И 11 (закрытый на предварительном этапе). Сигнал с выхода формирователя 13, вырабатываемый по заднему фронту импульса со схемы 3-1, устанавливает триггер 7 в "1", подготавливая элемент И 11 для включения на следующем этапе, а через элемент И 8 - триггер 6 в "0". Таким образом этап подготовки к переключению на более "хороший" участок завершается установкой триггера 6 в "0", триггера 7 - в "1".

2. Если K_j^н≅K_j<K^в, то инверсный сигнал с выхода делителя 15 через элемент ИЛИ 14 поступает на элементы И 8, 9, с которых - на R-входы триггеров 6, 7, устанавливая их в "0". В этом случае j-е состояние сохраняется и период контроля T_j, задаваемый реверсивным счетчиком 4 через делитель 15, не изменяется. Таким образом в дальнейшем контроль будет производиться за прежнее время T_j.

3. Если K_j<K^н, то на выходе схемы 3-1 формируется импульс, поступающий на формирователь 13 и элемент И 11 (закрытый триггером 7). Формирователь 13 по заднему фронту поступившего импульса вырабатывает короткий инверсный импульс, который устанавливает триггер 7 в "1", а через элемент И 8 - триггер 6 в "0", подготавливая элемент И 11 для включения на следующем этапе контроля. В дальнейшем можно рассмотреть такие же три ситуации, рассмотренные для 1-го случая.

Работа устройства в этих ситуациях будет следующей: а) если на следующем этапе K_j<K^н, то сигнал с выхода схемы 3-1 через элемент И 11 (открытый после предварительного этапа) поступает на вычитающий вход реверсивного счетчика 4 и переключает его в (j-1)-е состояние. Это переключение изменит период контроля T_j-1, задаваемый делителем 15, и значения K_j-1^(н), K_j-1^(в), задаваемые блоком 5 через реверсивный счетчик 4; б) если на следующем этапе контроля в результате кратковременного всплеска ошибок будет K_j>K_j^в, то сигнал с выхода схемы 3-2 через формирователь 12 установит триггер 6 в "1" и подготовит элемент И 10 для последующего этапа, а триггер 7 - в "0" и отключит элемент И 11. Переключение реверсивного счетчика 4 в этом случае не произойдет; в) если на следующем этапе контроля будет K_j^н≅ K_j<K^в, то сигнал со схем 3-1, 3-2 не формируется. В этом случае инверсный сигнал с делителя 15 через элемент ИЛИ 14 поступает на элементы И 8 и 9, а с них - на R-входы триггеров 6, 7, производя их сбрасывание в "0". Переключение реверсивного счетчика 4 в этом случае не производится.

Таким образом переключение производится в два этапа: подготовительный - установка триггера 6 в "1", триггера 7 в "0" (или триггера 6 в "0", триггера 7 в "1") и основной (заключительный) - переключение реверсивного счетчика 4, что обеспечивает сглаживание процесса идентификации состояния ДК.

Пусть в течение трех периодов контроля результаты анализа следующие: K_j<K^н, K_j>K_j^в, K_j<K^н, т.е. имеет место всплеск ошибок. Предлагаемое устройство работает следующим образом.

В результате приема на 1-м периоде T_j контроля имело место соотношение K_j<K^н, что зафиксировано схемой 3-1, импульс с которой через формирователь 13 устанавливает триггер 7 в "1", а триггер 6 через элемент И 8 - в "0". В последующем в результате кратковременных всплесков - K_j>K_j^в, что фиксируется схемой 3-2, сигнал с которой через формирователь 12 устанавливает триггер 6 в "1", а триггер 7 - через элемент И 9 - в "0". Переключение реверсивного счетчика 4 не происходит, так как на этом этапе элемент И 10 был закрыт триггером 6. Если в следующем периоде K_j<K^н, то импульс со схемы 3-1 через формирователь 13 устанавливает триггер 7 в "1", а триггер 6 сбрасывает в "0" через элемент И 8. Переключение реверсивного счетчика 4 не происходит, так как на этом этапе элемент И 11 еще закрыт триггером 7.

Таким образом кратковременные всплески ошибок, возникшие на 2-м этапе контроля, сглаживаются путем двухэтапного переключения, что позволяет повысить надежность контроля.

Если рассмотреть приведенный пример в аналогичных условиях при работе прототипа, то при K_j<K^н в нем автоматически происходит переключение на (j-1)-е состояние, а затем (при K_j>K_j^в) - в j-е, (j-1)-е состояние. Таким образом имеет место автоколебательный процесс переключения с одного состояния в другое и обратно, что требует значительного времени на неоправданную перестройку аппаратуры.

Все элементы предложенного технического решения сравнительно легко реализуемы. Блок 5 задания чисел может быть выполнен на постоянном запоминающем устройстве (ПЗУ), при этом каждому значению адреса (коду r номера стационарного состояния) соответствует определенный код на выходах этого блока, представляющий значение K_j^н (например, первые t разрядов) и K_j^в (другие t-разрядов).

Декодирующее устройство выносит решение о наличии ошибок в принимаемом блоке информации, следовательно блок 1 предложенного устройства может быть выполнен как декодирующее устройство. При этом искаженному блоку информации соответствует сигнал "ошибка" ("стирание информации") на выходе декодирующего устройства.

Делитель 15 может быть выполнен как известное системное решение, представляющее собой счетчик (или последовательно соединенные счетчики, например, ИМС типа К155 И Е2), выходы которого подключены к входам каналов селектора-мультипликатора (например, ИМС типа К155 КП7). При этом на счетный вход счетчика подается тактовая частота, а на адресные входы селектора-мультипликатора поступает код, определяющий частоту выходных импульсов.

В качестве формирователей 12, 13 можно использовать ИМС одновибратор К155АГ1, позволяющий получать одиночный импульс заданной длительности и полярности по любому фронту входного сигнала.

Формула изобретения

УСТРОЙСТВО КОНТРОЛЯ ДИСКРЕТНЫХ КАНАЛОВ, содержащее последовательно соединенные анализатор, вход которого является входом устройства, счетчик ошибок и блок сравнения, элемент ИЛИ, реверсивный счетчик, выход которого является выходом устройства, блок регистров задания чисел, выходы которого подключены к соответствующим входам блока сравнения, установочный вход счетчика ошибок объединен с соответствующим входом блока сравнения, отличающееся тем, что введены два триггера, четыре элемента И, два формирователя импульсов и делитель, прямой выход которого подключен к установочному входу счетчика ошибок, а инверсный выход - к первому входу элемента ИЛИ, второй и третий входы которого объединены с соответствующими входами первого и второго формирователей импульсов и подключены к соответствующим выходам блока сравнения, выход элемента ИЛИ подключен к объединенным первым входам первого и второго элементов И, выходы которых подключены к R-входам соответственно первого и второго триггеров, S-входы каждого из которых подключены к выходам соответственно первого и второго формирователей импульсов, выходы первого и второго триггеров подключены к первым входам соответственно третьего и четвертого элементов И, выходы которых подключены соответственно с суммирующим и вычитающим входами реверсивного счетчика, выход которого подключен к входам блока регистров задания чисел и делителя, другой вход которого является входом "Тактовая частота", вторые входы первого и второго элементов И соединены с выходами соответствующего формирователя импульсов, а вторые входы третьего и четвертого элементов И соединены с соответствующими выходами блока сравнения.

РИСУНКИ

Рисунок 1