Многопроцессорная управляющая система

 

Изобретение относится к вычислительной технике и может быть использовано при построении управляющих вычислительных устройств высокой надежности. Цель изобретения - создание многопроцессорной управляющей системы с повышенной надежностью и достоверностью выдаваемой информации. Сущность изобретения: многопроцессорная управляющая система содержит каналы, каждый из которых включает вычислительный блок, блок управления конфигурацией, блок межпроцессорного обмена, блок связи, блок ввода - вывода, регистр данных, блок стробирования. 7 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении управляющих вычислительных устройств высокой надежности.

Известна многопроцессорная мажоритарно-резервированная управляющая система, содержащая в каждом канале резервируемый вычислительный блок, входы-выходы которого подключены к входам блока контроля и первым входам-выходам двух блоков связи, коммутатор режима работы и триггер, причем вторые входы-выходы первого блока связи соединены с адресной информационно-управляющей шиной канала, подключенной к блоку ввода-вывода, вторые входы-выходы второго блока связи подключены к адресной информационно-управляющей шине последующего канала, первый вход коммутатора режима работы подключен к управляющему входу блока контроля данного канала, второй вход коммутатора режима работы подключен к управляющему выходу блока контроля последующего канала, а третий вход коммутатора режима работы подключен к выходу триггера, счетный вход которого соединен с синхровыходом блока контроля данного канала, первый и второй выходы коммутатора режима работы подключены соответственно к входам управления первого и второго блоков связи. Выходы блоков ввода-вывода всех каналов подключены к соответствующим входам мажоритарных элементов [1] Недостатком такого технического решения является невысокая надежность и живучесть системы: низкие контрольно-диагностические возможности известной системы, обусловленные отсутствием сравнения результатов работы отдельных каналов в процессе вычислений: одиночный сбой в каком-либо канале классифицируется как отказ, после чего данный канал блокируется и в дальнейшем не участвует в обеспечении отказоустойчивости системы и с течением времени вся система может отказаться заблокированной при фактически исправных каналах: некоторые одиночные неисправности в каком-либо канале приводят к блокировке двух каналов системы: канала, в котором произошел отказ, и исправного канала, который попытается работать через исправное оборудование отказавшего канала.

Наиболее близкой по совокупности признаков и решаемой задаче является многопроцессорная управляющая система, содержащая n каналов, каждый из которых включает вычислительный блок, блок управления конфигурацией, блок межпроцессорного обмена, блок связи и блок ввода-вывода, причем в i-м канале (i= 1.n) информационно-управляющий вход-выход вычислительного блока соединен с первым входом блока управления конфигурацией, выход блока связи соединен с первым информационным входом блока ввода-вывода, а информационные первый выход и второй вход блока ввода-вывода являются информационными входами и выходами системы, первый управляющий выход блока управления конфигурацией i-го канала соединен с управляющим входом блока управления конфигурацией (i-1)-го канала, а управляющий вход блока управления конфигурацией i-го канала соединен с первым управляющим выходом блока управления конфигурацией (i+1)-го канала [2] Однако известное техническое решение имеет недостаточную надежность системы и достоверность выдаваемой информации: недостаточные контрольно-диагностические возможности из-за отсутствия контроля выдаваемой системой информации ("подслушивание" обеспечивается только до блоков ввода-вывода); объединение выходов блоков связи различных каналов на информационно-управляющих шинах может вызвать выход из строя шины при одиночном отказе одного из блоков связи (например, постоянный "0" на выходе закоротка на шину "общий") или при несанкционированном выходе на обмен в любом из каналов как следствие программных или аппаратных отказов в цепях, обслуживающих соответствующий блок связи; отсутствие защиты от выдачи ложной информации через блок ввода-вывода, так как блокировка выдачи или управление направлением, с которого поступает выдаваемая информация, отсутствуют.

Цель изобретения создание многопроцессорной управляющей системы с повышенной надежностью и достоверностью выдаваемой информации.

Сущность изобретения заключается в том, что в каждый из n каналов известной многопроцессорной управляющей системы, каждый из которых включает вычислительный блок, блок управления конфигурации, блок межпроцессорного обмена, блок связи и блок ввода-вывода, причем в i-м канале (i=1.n) информационно-управляющий вход-выход вычислительного блока соединен с первым входом блока управления конфигурацией, выход блока связи соединен с первым информационным входом блока ввода-вывода, а информационные первый выход и второй вход блока ввода-вывода является информационными входами и выходами системы, первый управляющий выход блока управления конфигурацией i-го канала соединен с управляющим входом блока управления конфигурацией (i-1)-го канала, а управляющий вход блока управления конфигурацией i-го канала соединен с первым управляющим выходом блока управления конфигурацией (i+1)-го канала, введены регистр данных и блок стробирования.

В i-м канале информационно-управляющий вход-выход вычислительного блока соединен с информационными входами регистра данных, блока стробирования и информационным входом блока межпроцессорного обмена, выход регистра данных i-го канала соединен с первым информационным входом блока связи, в (i+1)-м канале с вторым информационным входом блока межпроцессорного обмена и третьим одноименным входом блока связи, в (i-1)-м канале с третьим информационным входом блока межпроцессорного обмена и вторым одноименным входом блока связи, второй, третий и четвертый управляющие выходы блока управления конфигурацией соединены соответственно с управляющим входом блока межпроцессорного обмена, управляющим входом блока ввода-вывода и управляющими входами блоков связи и стробирования, второй информационный выход блока ввода-вывода соединен с первым информационным входом блока межпроцессорного обмена, первый стробирующий выход блока стробирования соединен со стробирующим входом блока ввода-вывода, а второй и третий стробирующие выходы блока стробирования i-го канала соединены соответственно с вторым стробирующим входом блока стробирования (i+1)-го канала и первым стробирующим входом (i-1)-го канала, вход системы i-го канала соединен с вторым информационным входом блока ввода-вывода, а также с одноименными четвертыми входами блока ввода-вывода (i+1)-го и (i-1)-го каналов.

На фиг. 1 представлена структурная схема многопроцессорной управляющей системы с числом каналов n=3; на фиг. 2 схема вычислительного блока; на фиг. 3 схема блока связи; на фиг. 4 схема блока ввода-вывода; на фиг. 5 схема блока управления конфигурацией; на фиг. 6 схема регистра данных; на фиг. 7 схема блока стробирования. Схема блока 4 межпроцессорного обмена аналогична схеме блока 5 связи.

Многопроцессорная управляющая система (см. фиг. 1) содержит каналы 1, каждый из которых включает вычислительный блок 2, блок 3 управления конфигурацией, блок 4 межпроцессорного обмена, блок 5 связи, блок 6 ввода-вывода, регистр 7 данных и блок 8 стробирования. В каждом канале вычислительный блок 2 имеет входы-выходы 9, выход 10 регистра 7 данных, управляющие выходы 11-15 блока 3 управления конфигурацией, выход 16 блока 5 связи, выходы 17, 18, 21 и входы 19, 20 блока 8 стробирования, выходы 22, 23 и вход 24 блока 6 ввода-вывода.

Вычислительный блок 2 (см. фиг. 2) содержит арифметическое устройство (АЛУ) 25 с микропрограммой управляющей памятью (УП) 26, системный контроллер 27 с УП 28 и запоминающее устройство (ЗУ), включающее регистр 29 адреса, накопители 30.1-30.16, контроллер 31 и логический элемент И 32. В вычислительном блоке 2 входы 33.1-33.3 входы адреса модуля ЗУ, входы-выходы 9.1-9.16 адресно-информационные входы-выходы, выход 9.17 выход синхросигнала адреса, выход 9.18 выход сигнала чтения данных, выход 9.19 выход сигнала записи данных, выход 9.20 выход сигнала обращения к внешнему устройству, выход 9.21 выход сигнала ответа и выход 9.22 выход сигнала начальной установки.

Блок 5 связи (см. фиг. 3) и блок 4 межпроцессорного обмена содержат мультиплексор 34.

Блок 6 ввода-вывода (см. фиг. 4) содержит мультиплексор 36 и вентильный регистра 35.

Блок 3 управления конфигураций (см. фиг. 5) содержит селектор 37 адреса, логические элементы И 38-41, регистр 42 конфигурации, регистр 43 оценок, регистр 44 пароля, схему 45 сравнения, логические элементы И 46, 47, ИЛИ 48, 50, НЕ 49, И-НЕ 51, 62, 63, НЕ 53-61, электронные ключи 64-71. В блоке 3 управления конфигурацией входы 71.2-72.16 входы задания пароля, входы 73.1-73.9 входы задания адреса блока.

Регистр 7 данных (см. фиг. 6) содержит селектор 74 адреса, логические элементы 75-76 И, регистр 77, блоки 78, 79 однонаправленных усилителей.

Блок 8 стробирования (см. фиг. 7) содержит селектор 80 адреса, логические элементы И 81-83, НЕ 85, 86, D-триггер 84 и мультиплексор 87.

В многопроцессорной управляющей системе (см. фиг. 1) в i-м канале (i=1. n) информационно-управляющий вход-выход вычислительного блока 2 соединен с первым входом блока 3 управления конфигурацией, выход блока 5 связи соединен с первым информационным входом блока 6 ввода-вывода, первый управляющий выход блока 3 управления конфигурацией i-го канала соединен с управляющим входом блока 3 управления конфигурацией (i-1)-го канала, а управляющий вход блока управления конфигурацией i-го канала соединен с первым управляющим выходом блока 3 управления конфигурацией (i+1)-го канала.

Информационно-управляющий вход-выход вычислительного блока 2 соединен с информационными входами регистра 7 данных, блока 8 стробирования, информационным входом блока 4 межпроцессорного обмена. Выход регистра 7 данных i-го канала соединен с первым информационным входом блока 5 связи, в (i+1)-м канале с вторым информационным входом блока 4 межпроцессорного обмена и третьим одноименным входом блока 5 связи, в (i-1)-м канале с третьим информационным входом блока 4 межпроцессорного обмена и вторым одноименным входом блока 5 связи.

Второй, третий и четвертый управляющие выходы блока 3 управления конфигурацией соединены соответственно с управляющим входом блока 4 межпроцессорного обмена, управляющим входом блока 6 ввода-вывода и управляющими входами блока 5 связи и блока 8 стробирования.

Второй информационный выход блока 6 ввода-вывода соединен с первым информационным входом блока 4 межпроцессорного обмена, первый стробирующий выход блока 8 стробирования соединен со стробирующим входом блока 6 ввода-вывода, а второй и третий стробирующие выходы блока 8 стробирования i-го канала соединены соответственно с вторым стробирующим входом блока 6 стробирования (i+1)-го канала и первым стробирующим входом блока 6 (i-1)-го канала.

Вход многопроцессорной управляющей системы i-го канала соединен с вторым информационным входом блока ввода-вывода, а также с одноименными четвертыми входами блока ввода-вывода (i+1)-го и (i-1)-го каналов, а информационные первый выход и второй вход блока 6 ввода-вывода являются информационными входами и выходами системы.

Многопроцессорная управляющая система (см. фиг. 1) работает следующим образом.

Каждый канал многопроцессорной управляющей системы является отдельной законченной цифровой вычислительной машиной и функционирует независимо и асинхронно в соответствии с заложенной в его ЗУ программой. В режиме повышенной надежности все каналы системы одновременно решают одну и ту же задачу управления: опрашивают источники информации, обрабатывают полученные данные и вырабатывают в качестве результата выходные сигналы управления. В процессе решения задачи программой предусмотрен периодический обмен между всеми каналами информацией о полученных исходных данных, о результатах решения задачи управления, а также служебной информацией о текущем состоянии системы (межпроцессорный обмен). В результате такого обмена, а также за счет внешних входных сигналов от источников информации происходит программная подсинхронизация работы отдельных каналов. В итоге все каналы системы функционируют параллельно и синфазно с точностью до элементарного программного модуля между двумя последовательными межпроцессорными обменами.

По результатам межпроцессорного обмена каждый вычислительный блок системы либо получает от остальных каналов право на выдачу выходных сигналов управления (если этот канал признан работоспособным, а его результат решения задачи управления верным), либо оказывается заблокированным другими каналами, т. е. принудительно отключенным от блоков ввода-вывода и неспособным выдавать выходные сигналы управления (если результат решения задачи в этом канале отличается от результатов в других каналах). Если какой-либо вычислительный блок системы оказался заблокированным, то соответствующий ему блок ввода-вывода поступает в распоряжение одного из оставшихся исправных вычислительных блоков (подключение осуществляется в соответствии с заложенной программой). В итоге вся многопроцессорная управляющая система вырабатывает на своих выходах согласованные достоверные сигналы управления независимо от возможных сбоев или отказов отдельных каналов.

Входная информация поступает на входы 24 блоков 6 ввода-вывода всех каналов 1, причем каждый канал абонента (источник информации) имеет доступ к блокам 6 ввода-вывода каждого канала многопроцессорной управляющей системы. В каждом канале по запросам блоков 2 входная информация через блок межпроцессорного обмена 4 передается на шины входов-выходов 9 вычислительного блока 2. Результаты решения выдаются блоками 2 на регистры данных 7 и через блок связи 5 и блок ввода-вывода 6 поступают на выходы 23. При этом выход 10 каждого регистра данных 7 соединен не только с блоком связи 5 своего канала, но и с блоками связи соседних каналов, что позволяет в случае необходимости с регистра данных 7 любого канала передать информацию на выход 23 блока ввода-вывода любого канала.

В процессе работы блоки 2 через регистры 7 и блоки 4 могут обмениваться между собой информацией по линиям межканальной связи, а блоки 3 под управлением блоков 2 обмениваются между собой сигналами взаимных оценок с выходов 11 и 14. В зависимости от полученных от других каналов сигналов оценок каждый блок 3 либо вырабатывает под управлением программы сигналы 12, 13, либо блокирует выдачу сигналов 12, 13, которые управляют мультипроцессорами выдачи информации в блоке 5 и приема информации в блоке 6 из регистра 7 (выдача) или на вход блока 2 через блок 4 (прием). Если все каналы системы исправны и случайных сбоев нет, то результат решения задачи во всех каналах одинаковый, и по результатам межпроцессорного обмена все каналы выставляют друг другу положительные оценки. В каждом канале блок 3 по команде блока 2 формирует управляющие сигналы 13 для мультиплексоров блоков 5 и 8 и сигнал 12 для блоков 6. Затем все блоки 2 системы выдают в регистры 7 своих каналов согласованный результат решения, который через открытые блоки 5 и 6 своих каналов попадает на выходы 23 системы.

Если в результате какого-либо сбоя или отказа (как в самой системе, так и во внешних линиях связи) решение задачи управления в одном из каналов получится ошибочным, то это будет зафиксировано всеми каналами системы по результатам межпроцессорного обмена. При этом каждый канал по своей программе каждый канал по своей программе предпринимает меры для реконфигурации системы и парирования неисправности.

Если ошибка зафиксирована при проверке полученных исходных данных для решения задачи управления, то канал, принявший ошибочные исходные данные, может устранить ошибку, например, следующими способами: повторить опрос источников информации в надежде на то, что ошибка вызвана случайным одиночным сбоем: использовать для решения задачи управления исходные данные, полученные им от соседних каналов.

Если же при одинаковых исходных данных результат решения в одном из каналов отличается от результата других каналов, то наиболее вероятным источником ошибки является блок 2 данного канала. В этом случае остальные каналы по результатам межпроцессорного обмена выставляют отказавшему каналу отрицательные оценки, устанавливая в состояние "0" соответствующие ему разряды своих регистров 43.

Сигналы с выходов этих разрядов поступают на схему формирования управляющих сигналов 12, 13, при этом формируются также сигналы 12, 13, которые блокируют выдачу/прием забракованной информации. Исправные блоки 2 выдают результат решения задачи управления в свои регистры 7 и далее на свои выходы 23, а затем один из исправных блоков 2 через свой регистр 7 и блоки 5, 6, находящиеся в канале с забракованным блоком 2, выдают достоверную информацию на выход 23 забракованного канала. Если в процессе решения задачи бракуется входная информация 24 на одном из каналов, входной мультиплексор блока 6 может быть переключен сигналом 12 блока 3 на прием информации из другого канала 24.

Вычислительный блок 2 (см. фиг. 2) работает следующим образом.

После включения напряжения питания УП 26 и 28 выдают серии микроинструкций, соответствующие микропрограмме начального пуска. После появления очередных микроинструкций на выходах MINS УП 26 и 28 они записываются в регистры микроинструкций АЛУ 25 и системного контроллера 27 по сигналам, поступающим на их выходы С. Закончив выполнение очередных микроинструкций, АЛУ 25 и контроллер 27 выдают сигналы F, по которым УП 26 и 28 выдают следующие микроинструкции. В цикле чтения ЗУ УП 26 и 28 выдают микроинструкции, по которым АЛУ 25 формирует на входах-выходах DA адрес ячейки накопителя 30.1-30.16 ЗУ, а системный контроллер выдает сигнал SYNC, по которому адрес записывается частично в регистр 29, а частично в контроллер 31 ЗУ. Затем системный контроллер выдает сигнал DIN. Если код адреса, принятый контроллером 31 ЗУ по входам DA, совпадает с адресом модуля ЗУ, набранным перемычками на входах 33.1-33.16 блока 2, то контроллер 31 формирует на выходе сигнал выбора кристалла, по которому накопитель 30.1-30.16 выдает содержимое выбранной ячейки на свои входы-выходы. Контроллер 31 сопровождает выдаваемую накопителем информацию сигналом ответа по выходу RPLY. По этому сигналу системный контроллер 27 формирует сигнал на своем входе-выходе ОРА1, если в выбранной ячейке накопителя ЗУ содержится силовой операнд, либо на выходе ОРА2, если в ячейке содержится инструкция программы. В первом случае информация принимается в АЛУ 25, во втором происходит прием в регистры инструкции УП 26 и 28.

После окончания приема АЛУ 25 либо УП 26 и 28 формируются сигналы на соответствующих выходах IPA, а сигналы DIN, RPLY и SYNC снимаются. В цикле записи в ячейку накопителя 30.1-30.16 ЗУ после выдачи АЛУ адреса и записи его в регистp 29 и контроллер 31 АЛУ формирует слово информации на своих входах-выходах, системный контроллер 27 формирует сигнал DOUT, поступающий на выходы накопителя 30.1-30.16, и после выдачи контроллером 31 сигнала CS происходит запись информации в накопитель 30.1-30.16. Контроллер 31 выдает сигнал RPLY, по которому контроллер 27 выдает сигнал IPA, вследствие чего АЛУ 25 прекращает выдачу информации. При выполнении программы происходит поочередная выборка инструкций из накопителя 30.1-30.16 ЗУ и их исполнение, которое может состоять как в операциях с внутренними регистрами АЛУ 25, так и с ПЗУ, ОЗУ или устройствами ввода-вывода.

Обращение к внешним устройствам (блоки 3, 7, 8) при записи данных в выходные регистры и чтение входной информации происходит так же, как и к ячейкам ОЗУ, т.е. вначале по входам-выходам 9.1-9.16 блока 2 выдается адрес, а затем по тем же входам-выходам производится запись или чтение данных. Признаком обращения к регистрам внешних устройств в отличие от обращения к ЗУ, служит сигнал, формируемый на выходе 9 во время выдачи адреса. При выполнении инструкций условных переходов используются признаки состояния после выполнения предшествующих инструкций, поступающих на входы FL0 FL3 УП 26 с соответствующих выходов АЛУ 25.

Блок 5 связи (см. фиг. 3) работает следующим образом.

На информационные входы управляемых мультиплексоров 34 блока 5 связи подаются сигналы с выходов регистра 7 данных своего и соседних каналов системы. Если с выхода 13 блока 3 управления конфигурацией на управляющий вход поступает комбинация из двух сигналов в соответствии с таблицей (см. фиг. 3), то на выход 16 блока 3 будет передана информация с регистра 7 данных выбранного канала. Сочетание управляющих сигналов "00" блокирует передачу информации.

Блок 6 ввода-вывода (см. фиг. 4) работает следующим образом.

На входы 16 вентильного управляемого регистра 35 информация поступает с выходов блока 5 связи. При подаче сигнала на управляющий вход 21 вентильного регистра 35 информация передается на выходы 23 системы. В случае необходимости приема информации входов 24 системы на управляющие входы 12 мультиплексора 36 должна быть подана комбинация управляющих сигналов в соответствии с таблицей (см. фиг. 3). При этом в зависимости от вида комбинации управляющих сигналов 12 на выходы 22 мультиплексора будут переданы сигналы, принятые на входы 24'-24''' своего или соседних каналов. В частном случае выходы системы 23 и 22 представляют собой двунаправленную информационно-адресную магистраль, поэтому имеет возможность "подслушивать" информацию, выдаваемую одним из каналов, в соседних каналах.

Блок 3 управления конфигурацией (см. фиг. 5) работает следующим образом.

Основное назначение бока 3 формирование и выдача управляющих сигналов на выходах 12, 13, 15, предназначенных для управляющих входов блоков 6, 5, 8 и 4, а также обеспечения сигналов на выходах-входах 11, 14 для схемы формирования. Источником информации для схемы формирования управляющих сигналов 12, 13, 15 служит состояние регистра конфигурации 42, информация в который заносится вычислительным блоком 2 при условии, что на входе R регистра 42 отсутствует сигнал логической "1", принудительно устанавливающий все выходы регистра 42 в состояние "0". Сигнал сброса R (сигнал начальной установки) формируется при начальном пуске вычислительным блоком 2 на выходе 9.22. Взаимодействие с магистралью 9 и выработка управляющих сигналов для блока 3 реализуется с помощью селектора 37 адреса и элементов 38-41.

Алгоритм работы блока 2 предусматривает проведение им после начального пуска автономного самоконтроля (тесты процессора, ОЗУ, ПЗУ и т.д.) и занесение итогового результата всех тестов в виде 16-ти разрядного кода в регистр 44. Только при положительном исходе всех тестов, предусмотренных программой автономного самоконтроля, занесенный в регистр 44 код совпадает с эталонным кодом пароля на входах схемы 45 сравнения, и на первый вход элемента 51 поступает сигнал логической "1" с выхода схемы 45 сравнения. При этом появление сигнала на выходе элемента 51 зависит от сигнала на его втором входе, который формируется схемой голосования взаимных оценок каналов, состоящей из регистра 43 оценок, элементов И 46, 47 и элементов ИЛИ 48, 49 и 50. Каждый разряд регистра 43 содержит текущую оценку, выставленную блоком 2 данного канала одному из соседних каналов системы: разряд 0 регистра 45 соответствует последующему каналу, а разряд 1 предыдущему каналу. При положительной оценке соответствующий разряд регистра 45 установлен в "1", при отрицательной сброшен в "0". Сигналы с выходов регистра 43 поступают на входы 11 и 14 блока 3 управления конфигурацией, затем передаются на выходы 14 и 11 блоков 3 соседних каналов и участвуют в голосовании оценок в соседних блоках 3. В каждом блоке 3 на первые входы элементы И 46, 47 поступают сигналы с регистра 43 своего канала, а на вторые входы сигналы с соответствующих разрядов регистров 43 соседних каналов. Если данный канал провзаимодействовал хотя бы с одним из соседних каналов (т.е. выдал ему и получит от него положительную оценку), то сигнал логической "1" с выхода соответствующего элемента 46 или 47 через цепочку элементов ИЛИ 48, 50 поступает на второй вход элемента 51, и при наличии логической "1" на первом входе элемента 51 разрешает этому элементу формирование сигнала блокировки, который поступает на вторые входы элементов 64 и 67 для формирования сигналов управления 13, а инверсия сигнала блокировки через элемент 52 подается на вторые входы элементов 65 и 66.

Назначение разрядов регистра 42 конфигурации может быть, например, таким: разряды 0,1 (выходы 11) признаки управления входами управляемого мультиплексора; разряды 2, 3 (входы 14) для аналогичной цели, но, например, в правом соседнем канале; разряды 6, 7 признаки для мультиплексоров своего канала: разряды 4, 5 признаки управления мультиплексорами приема информации в своем канале: разряд 8 признак наличия межпроцессорного обмена.

Выходы 11 регистра 42 каждого канала соединяются с входами 14 соседнего (например, левого) канала, выходы 14 регистра 42 соединяются с входами 11 другого соседнего (например, правого) канала системы. Соответственно элементы 60, 61, принимающие управляющие сигналы 14 от соседнего канала, передают управляющие сигналы на первые входы элементов 62 и 63, с выходов которых через первые входы элементов 64, 66 при наличии сигнала блокировки (состояние логической "1" на выходе элемента 52) выдаются управляющие сигналы 13 (13.1 и 13.2). На элементах 58, 59 формируются из сигналов 11 сигналы для вторых входов элементов 62 и 63. Таким образом, на выходах элементов 62, 63 формируется пара сигналов управления, поступающих с одного из соседних регистров конфигурации, которые образуют управляющие сигналы 13 при наличии сигнала блокировки со схемы оценок.

При нормальной работе каждого из каналов сигналы 13 формируются следующим образом. Разряды 6, 7 регистра конфигурации 42 через элементы 53, 54 поступают на первые входы элементов 65, 67, на вторые входы которых подается сигнал "Отсутствие блокировки" с выхода элемента 51 (состояние логической "1" на выходе элемента 51) и с выходов элементов 65, 67 выдаются управляющие сигналы 13 (13.1 и 13.2). Поскольку элементы 64 и 65 формируют функционально один и тот же сигнал 13, они выполнены по схеме с открытым коллектором, которые объединены по монтажному ИЛИ. Аналогично объединены выходы элементов 66 и 67.

Разряды 4, 5 регистра 42 через элементы 55, 56 подаются на первые входы элементов 68, 70 и 69, 71 соответственно. На выходах элементов 68, 69 формируются управляющие сигналы 12 только в том случае, если на вторые входы этих элементов поданы сигналы логической "1" с выхода элемента 57, соединенного с выходом разряда 8 регистра 42. При наличии логической "1" на выходе 8 регистра 42, соединенном с вторыми входами элементов 70, 71, формируются управляющие сигналы 15, при этом сигналы 12 блокируются наличием логического "0" на вторых входах элементов 68, 69.

Блок 7 регистра данных (см, фиг. 6) работает следующим образом.

Селектор адреса 74 принимает информационные и управляющие сигналы, передаваемые вычислительным блоком 2 своего канала и по синхросигналу 9.17 анализирует адреса всех обращений к шине 9. При совпадении адреса текущего обращения с адресом блока, задаваемым перемычками на входах 73.1-73.9 блока 7, и при наличии сигнала 9.20 селектор 74 дешифрует младшие разряды адреса и выдает соответствующий сигнал на выход выбора кристалла CSo. Для записи слова в регистр 77 адрес нужного регистра выдается блоком 2 и принимается селектором 74, с выхода CSo которого поступает сигнал на первый вход элемента 75. Затем блок 2 выдает на входы-выходы 9.1-9.16 слово данных, поступающее на входы 0.15 регистра 77, и сигнал 9.19 записи данных, поступающее на вход селектора 74, который вырабатывает сигнал WR, поступающий на второй вход элемента 75, сигнал с выхода которого поступает на вход WR регистра 77, осуществляя в него запись слова, которое затем выдается на магистраль 10 непосредственно на входы блоков 4, 5 своего канала и через блоки 78, 79 однонаправленных усилителей на блоки 4, 5 соседних каналов. Сигнал ответа, формируемый элементом 76 и селектором 74, поступает на выход 9.21 и далее в блок 2, который снимает слово данных с входов-выходов 9.1-9.16 и сигнал записи данных с входа 9.19, переходя к выполнению следующей команды программы.

Блок 8 стробирования (см. фиг. 7) работает следующим образом.

Селектор 80 адреса, работающий так же, как и селектор адреса блока 7, предназначен для выработки сигналов на выходах CS. Сигнал с выхода CS поступает на первый вход элемента 82. При наличии сигнала WR с выхода селектора 80 на втором входе элемента 82 последний выдает сигнал на установочный вход триггера 84, формируя передний фронт стробирующего сигнала. Сигнал с входа CS поступает на первый вход элемента 81 и при наличии сигнала RD на втором входе элемента 81 последний выдает сигнал на С-вход триггера 84, формируя таким образом задний фронт стробирующего сигнала, который с выхода триггера 84 в своем канале подается непосредственно на первый вход мультиплексора 87, а через развязывающие элементы 85, 86 на соответствующие входы мультиплексора 87 соседних каналов в виде сигналов 17, 18. На второй вход мультиплексора 87 подается сигнал 19 с выхода 17 соседнего, например левого канала, на третий вход сигнал 20 с выхода 18 соседнего, например, правого канала. На выходе мультиплексора 87 появляется сигнал 21, выбранный с того направления (канала), которое определено сочетанием управляющих сигналов 13. Таким образом, стробирующий сигнал 21, подаваемый на вход блока 6 ввода-вывода берется из того же канала, из которого на информационный вход блока 6 ввода-вывода выбирается информационное слово 16 блоком 5 связи.

Формула изобретения

МНОГОПРОЦЕССОРНАЯ УПРАВЛЯЮЩАЯ СИСТЕМА, содержащая N управляющих каналов, каждый из которых включает вычислительный блок, блок управления конфигурацией, блок межпроцессорного обмена, блок связи и блок ввода-вывода, причем в i-м управляющем канале (где i = 1,...,N) информационно-управляющий вход-выход вычислительного блока соединен с информационно-управляющим входом блока управления конфигурацией, выход блока связи - с первым информационным входом блока ввода-вывода, а информационные первый выход и второй вход блока ввода-вывода являются информационными входом и выходом системы, первый выход блока управления конфигурацией i-го управляющего канала соединен с управляющим входом блока управления конфигурацией (i - 1)-го управляющего канала, а управляющий вход блока управления конфигурацией i-го управляющего канала - с первым выходом блока управления конфигурацией (i + 1)-го управляющего канала, отличающаяся тем, что в каждый из N управляющих каналов системы введены регистр данных и блок стробирования, причем в i-м управляющем канале информационно-управляющий вход-выход вычислительного блока соединен с информационными входами регистра данных, блока стробирования и информационным выходом блока межпроцессорного обмена, в i-м управляющем канале выход регистра данных соединен с первым информационным входом блока связи, второй выход блока управления конфигурацией соединен с управляющим входом блока межпроцессорного обмена, третий выход - с управляющими входами блока связи и блока стробирования i-го управляющего канала, четвертый выход - с управляющим входом блока ввода-вывода, второй информационный выход которого соединен с первым информационным входом блока межпроцессорного обмена i-го управляющего канала, первый стробирующий выход блока стробирования i-го управляющего канала соединен со стробирующим входом блока ввода-вывода i-го управляющего канала, первый информационный вход блока связи i-го управляющего канала соединен с вторым информационным входом блока связи (i - 1)-го и (i + 1)-го управляющих каналов и с вторым информационным входом блока межпроцессорного обмена (i - 1)-го и (i + 1)-го управляющих каналов, второй информационный вход блока связи i-го управляющего канала соединен с вторым информационным входом блока межпроцессорного обмена i-го управляющего канала, третьими информационными входами блока связи и блока межпроцессорного обмена (i - 1)-го управляющего канала и с первым информационным входом блока связи (i + 1)-го управляющего канала, третий информационный вход блока связи i-го управляющего канала соединен с третьим информационным входом блока межпроцессорного обмена i-го управляющего канала, с третьим информационным входом блока межпроцессорного обмена, с третьим входом блока связи (i + 1)-го управляющего канала и с первым информационным входом блока связи (i - 1)-го управляющего канала, первый и второй стробирующие входы блока стробирования i-го управляющего канала соединены соответственно с вторым стробирующим выходом блока стробирования (i - 1)-го управляющего канала и с вторым стробирующим выходом блока стробирования (i + 1)-го управляющего канала, первый и второй стробирующие входы блока стробирования (i - 1)-го управляющего канала соединены соответственно с вторым стробирующим выходом блока стробирования i-го управляющего канала и с третьим стробирующим выходом блока стробирования (i + 1)-го управляющего канала, первый и второй стробирующие входы блока стробирования (i - 1)-го управляющего канала соединены соответственно с вторым стробирующим выходом блока стробирования i-го управляющего канала и с третьим стробирующим выходом блока стробирования (i + 1)-го управляющего канала, второй информационный вход блока ввода-вывода i-го управляющего канала соединен с третьим информационным входом блока ввода-вывода (i - 1)-го и (i + 1)-го управляющих каналов, второй информационный вход блока ввода-вывода (i - 1)-го управляющего канала соединен с третьим информационным входом блока ввода-вывода i-го управляющего канала и с четвертым информационным входом блока ввода-вывода (i + 1)-го управляющего канала, второй информационный вход блока ввода-вывода (i + 1)-го управляющего канала соединен с четвертым информационным входом блока ввода-вывода i-го и (i - 1)-го управляющих каналов.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7