Устройство последовательно-параллельного обмена

 

Устройство последовательно-параллельного обмена предназначено для организации обмена информацией между электронной вычислительной машиной (ЭВМ) и периферийными устройствами и может быть использовано в автоматизированных системах управления и системах сбора данных. Устройство последовательно-параллельного обмена содержит регистр 1 адреса, дешифратор 2 адреса записи, с первого 3-1 по m-й 3-m регистры выходных данных, преобразователь 4 кодов, первый 5 и второй 6 элементы задержки, одновибратор 7, блок 8 сопряжения, канал 9 обмена информацией устройства с ЭВМ, вход 10 синхронизации устройства, с первой 11-1 по m-ую 11-m группы информационных выходов устройства, дешифратор 12 адреса чтения, дешифратор 13 управляющих сигналов, с первого 14-1 по n-й 14-n регистры входных данных, с первой 15-1 по n-ую 15-n группы информационных входов устройства. В устройстве последовательно-параллельного обмена расширены технические возможности и увеличена скорость передачи информации. 1 ил.

Изобретение относится к вычислительной технике, в частности к устройствам для обмена информацией между электронной вычислительной машиной (ЭВМ) и периферийными устройствами, и может быть использовано в автоматизированных системах управления и системах сбора данных.

Известна типовая схема микропроцессорной системы на базе микропроцессорного комплекта серии К580 [1] содержащая микропроцессор, генератор, системный контроллер, схему управления, селектор адреса устройств ввода-вывода, селектор адреса памяти, постоянную память, оперативную память, первый, второй и третий шинные формирователи, блок ввода-вывода последовательной информации, блок ввода-вывода параллельной информации.

Эта типовая схема позволяет осуществлять последовательно-параллельный обмен информацией под управлением микропроцессора, входящего в ее структуру. Однако реализация такого устройства требует больших аппаратурных затрат при изготовлении, вследствие чего возрастают его сложность и стоимость. Так, для наладки устройства необходимо дополнительное оборудование, в частности отладчик микропроцессорной системы. Для оперативного изменения программы последовательности коммутации ввода-вывода информации по различным адресам это техническое решение требует программирования постоянной памяти.

Эти недостатки устранены в известном многоканальном программируемом генераторе импульсов [2] содержащем блок управления, первый опорный генератор, блок памяти, регистр адреса, дешифратор адреса, первый и второй регистры данных, первые триггер и элемента И, элемент ИЛИ, вторые триггер и опорный генератор, преобразователь кодов, блок запуска, N таймеров, первый, второй, третий и четвертый одновибраторы, первый, второй, третий и четвертый элементы НЕ, первый, второй, третий и четвертый элементы ИЛИ-НЕ, элемент И-НЕ, второй элемент И и блок сопряжения.

Однако структурная схема этого устройства не позволяет использовать все восемь бит при пересылках необходимой информации, так как два старших разряда задействованы для определения ее характера: адрес или данные, чтение или запись. Восемь разрядов данных могут быть переданы через устройство за три посылки: запись адреса, запись младших и запиcь старших разрядов данных. Это ограничивает число линий адресации и, таким образом, снижает технические возможности устройства. При этом снижается производительность за счет снижения скорости передачи информационных посылок длиной восемь бит.

Предлагаемое устройство последовательно-параллельного обмена позволит передавать информацию в большее число выходных линий и принимать информацию с большего числа входных линий, т.е. расширить адресное пространство и увеличить скорость передачи информации за счет передачи данных в восемь разрядов за две посылки: запись адреса, запись данных.

Введение новых элементов и их связей позволило преобразователю кодов с помощью второго элемента задержки, одновибратора, дешифратора управляющих сигналов и дешифратора адреса чтения записывать все восемь разрядов адреса в регистр адреса или восемь разрядов данных передавать в регистры выходных данных и далее в группы информационных выходов устройства, а также считывать информацию с регистров входных данных. Введение дешифратора управляющих сигналов, дешифратора адреса чтения и их связей позволило расширить возможности адресации к регистрам входных и выходных данных. Введение дешифратора адреса чтения и его связей позволило определять адрес регистра входных данных, с которого будет считана информация. Введение первого, второго элементов задержки, одновибратора и их связей позволило выполнить согласование временных характеристик устройства.

Таким образом, указанные отличительные признаки позволяют достигнуть ожидаемый технический результат повысить технические возможности устройства за счет расширения возможностей по подключению большего числа адресуемых регистров входных и выходных данных и увеличить скорость обмена информацией за счет организации передачи посылки длиной в восемь бит за два циклa: запись адреса, запись данных.

На чертеже приведена функциональная схема устройства последовательно-параллельного обмена.

Устройство последовательно-параллельного обмена содержит регистр 1 адреса, дешифратор 2 адреса записи, с первого 3-1 по m-й 3-m регистры выходных данных, где m число адресных линий выходов дешифратора 2 адреса записи, преобразователь 4, кодов, первый 5 и второй 6 элементы задержки, одновибратор 7, блок 8 сопряжения, группа информационных входов и группа информационных выходов которого образуют канал 9 обмена информацией устройства с ЭВМ (не показана). Выход блока сопряжения подключен к входу приема последовательной информации преобразователя 4 кодов, выход передачи последовательной информации которого соединен с входом блока 8 сопряжения. Вход загрузки буферного регистра передатчика (не показан) преобразователя 4 кодов подключен к выходу первого элемента 5 задержки, синхровход является входом 10 синхронизации устройства, а вход сброса флага приемника (не показан) преобразователя 4 кодов соединен с выходом одновибратора 7. Группа информационных выходов регистра 1 адреса подключена к группе информационных входов дешифратора 2 адреса записи, группа информационных входов соединена с группами информационных входов с первого 3-1 по m-й 3-m регистров выходных данных, с первой по m-ую группы информационных выходов которых являются с первой 11-1 по m-ую 11-m группами информационных выходов устройства. Кроме того, устройство содержит дешифратор 12 адреса чтения, дешифратор 13 управляющих сигналов, с первого 14-1 по n-й 14-n регистры входных данных, где n число адресных линий выходов дешифратора 12 адреса чтения. Группы информационных входов с первого 14-1 по n-й 14-n регистров входных данных являются соответственно с первой 15-1 по n-ую 15-n группами информационных входов устройства, группы информационных выходов подключены к группе информационных входов преобразователя 4 кодов, а соединенные синхровходы и входы выборки с первого 14-1 по n-й 14-n регистров входных данных соединены соответственно с первого по n-й выходами дешифратора 12 адреса чтения, группа информационных входов которого подключена к группе информационных выходов регистра 1 адреса. Группа информационных входов последнего соединена с группой информационных выходов преобразователя 4 кодов, выход сигнала приема данных которого подключен к входу второго элемента 6 задержки. Выход элемента 6 задержки соединен с входом одновибратора 7, выход которого подключен к первому входу дешифратора 13 управляющих сигналов, второй и третий входы которого соединены соответственно с выходами первого и второго служебных сигналов преобразователя 4 кодов, а первый, второй и третий выходы подключены соответственно к синхровходу регистра 1 адреса, к входу выборки дешифратора 2 адреса записи, к входу выборки дешифратора 12 адреса чтения, соединенному с входом первого элемента 5 задержки. С первого по m-й выходы дешифратора 2 адреса записи соединены соответственно с синхровходами с первого 3-1 по m-й 3-m регистров выходных данных.

Преобразователь 4 кодов может быть выполнен на ИМС типа КР581ВА1, описание работы которой приведено в ст. Булгаков А.Д. Космодемьянский В.В. Шалагин А. М. Универсальный асинхронный приемопередатчик КР581ВА1. Электронная промышленность, N 3 1983, с. 45. Регистр 1 адреса, с первого 3-1 по m-й 3-m регистры выходных данных, с первого 14-1 по n-й 14-n регистры входных данных соответственно могут быть выполнены на базе ИМС К555ИР22, К555ИР22 (К555ИР23), К555ИР22 либо на базе ИМС типа КР580ИР83. Дешифратор 2 адреса записи, дешифратор 12 адреса чтения и дешифратор 13 управляющих сигналов могут быть типа К555ИД4, К155ИД3, КР556ГТ4 и т.п. Блок 8 сопряжения может быть выполнен так, как это сделано в микроЭВМ Электроника НМС 11100.1. Схема электрическая принципиальная 3.059.051 ЭЗ (элементы D33, D1 и их связи с дополнительными необходимыми элементами) при организации связи по каналу ИРПС или на элементах серии К170 при организации связи по RS-232С. К входу 10 синхронизации устройства может быть подключен опорный генератор, который можно реализовать так, как это сделано в микроЭВМ Электроника НМС 11100.1. Схема электрическая принципиальная 3.059.051 ЭЗ. Второй элемент 6 задержки может быть выполнен на ИМС типа К555АГ3 либо в виде RC-цепочки (не показана). Одновибратор 7 может быть выполнен на ИМС типа К555АГ3. Кроме того, второй элемент 6 задержки и одновибратор 7 могут быть выполнены так же, как в патенте N 1757085, кл. Н 03 К 3/64, на базе двух последовательно соединенных одновибраторов типа К555АГ3. Аналогично может быть выполнен первый элемент 5 задержки, т. е. либо в виде RC-цепочки (не показана), либо на базе двух последовательно соединенных одновибраторов типа К555АГ3. Канал 9 обмена информацией устройства с ЭВМ содержит систему связей (линий), определяемых стандартными интерфейсами либо ИРПС, либо RS-232С.

Устройство может быть выполнено каким-либо другим образом с использованием других элементов структурной схемы и их связей. Важнейшим принципом получения требуемого технического результата во всех аналогичных случаях будет использование двух служебных сигналов для определения типа и назначения передаваемой посылки.

Устройство последовательно-параллельного обмена работает следующим образом.

Управление обменом осуществляет оператор (программа) ЭВМ, например, 1ВМ РС через стандартный интерфейс RS-232С или ИРПС. Работа устройства основана на использовании двух служебных сигналов ("Ошибка четности" и "Ошибка обмена данными"), формируемых преобразователем 4 кодов и свидетельствующих о том, что формат передаваемого с ЭВМ слова отличается от формата слова, установленного в приемнике (не показан) преобразователя 4 кодов. Причем оператор (программа) преднамеренно осуществляет изменение формата передаваемой с ЭВМ посылки. При приеме посылки, отличной по формату слова (количеству информационных, стоповых бит, биту четности) от установленного в приемнике преобразователя 4 кодов, выполненного на интегральной микросхеме (ИМС) типа КР581ВА1, на выходе служебного сигнала "Ошибка обмена данными" устанавливается логическая "1", если изменено число информационных или стоповых бит, и на выходе служебного сигнала "Ошибка четности" устанавливается логическая "1", если сумма по модулю два числа единиц в передаваемой посылке плюс бит четности равна единице.

Перед началом работы приемник и передатчик (не показан) преобразователя 4 кодов с помощью перемычек, установленных на соответствующих входах (не показаны) преобразователя 4 кодов, и программный приемник ЭВМ устанавливают в одинаковые режимы работы: по длине слова, контролю четности, числу стоповых бит, скорости передачи информации. Передатчик ЭВМ устанавливают в такой же режим работы по длине слова, числу стоповых бит, скорости передачи информации. Бит контроля четности и бит контроля числа информационных и стоповых бит программно изменяют в процессе работы. Для установки служебного сигнала "Ошибка обмена данными" изменяют число стоповых бит. В процессе работы указанные выше служебные сигналы используют для определения типа посылки ("адрес" или "данные") и направления посылки ("запись" или "чтение"). Причем при использовании предложенной структурной реализации устройства оператору ЭВМ безразлично, каким из этих служебных сигналов он будет определять тип, а каким направление посылки. Время установления служебного сигнала "Ошибка четности" и "Ошибка обмена данными" по отношению к времени установки сигнала на выходе "Прием данных" может быть раньше или позднее. Например, при контроле числа стоповых бит служебный сигнал "Ошибка обмена данными" формируется после поступления на вход приема последовательной информации второго стопового бита, при контроле числа информационных бит и бита четноcти поcле поcтупления информационных бит. Гарантированную запись и чтение правильной информации, поступающей с группы информационных выходов преобразователя 4 кодов, обеспечивают регулировкой или подбором параметров одновибратора 7, первого 5 и второго 6 элементов задержки, поэтому в дальнейшем указанные сигналы упоминают как первый и второй служебные сигналы преобразователя 4 кодов.

Устройство последовательно-параллельного обмена работает в двух режимах: в режиме записи и в режиме чтения информации. Запись информации осуществляют в два этапа: запись адреса и запись данных. При чтении выполняют запись адреса и по окончании записи адреса считывают информацию. После включения устройства оператор (программа) выполняет программирование необходимой установки информации в группах информационных выходов регистров выходных данных с первого 3-1 по m-й 3-m. При необходимости начальной установки элементов схемы используют соответствующие входы (не показаны) преобразователя 4 кодов, с первого 3-1 по m-й 3-m выходных регистров данных и производят начальную установку через вход (не показан) начальной установки устройства по включению питания. Во многих конкретных применениях устройства, пример в качестве интерфейсного узла блока программирования ИМС, начальная установка не требуется, так как в нем может быть предусмотрена дополнительная коммутация, в частности включения программирующих напряжений.

При передаче в устройство последовательно-параллельного обмена адреса какого-либо из выходных регистров с первого 3-1 по m-й 3-m в адресной посылке устанавливают программно бит контроля первого служебного сигнала (либо бит контроля четности, либо бит контроля ошибки обмена данными), отличный от установленного в приемнике преобразователя 4 кодов. Адресная посылка с ЭВМ по каналу (не показан) RS-232С или ИРПС поступает в канал 9 обмена информацией устройства и далее через блок 8 сопряжения на вход приемника последовательной информации преобразователя 4 кодов. Формат посылки стандартный: стартовый импульс, восемь информационных бит, бит четности, два стоповых бита. Когда данные в преобразователе 4 кодов будет преобразованы в параллельный код и будут перенесены в выходной буферный регистр приемника (не показан) преобразователя 4 кодов, сигнал на его выходе "Прием данных" переходит из состояния логического "0" в состояние логической "1". При несовпадении принятой фактической четности с установленной в преобразователе 4 кодов или несовпадении числа стоповых бит на выходе служебного сигнала "Ошибка четности" или на выходе служебного сигнала "Ошибка обмена данными" устанавливается уровень логической "1". Предположим, что в уровень логической "1" установлен выход первого служебного сигнала преобразователя 4 кодов, что свидетельствует о передаче адреса одного из с первого 3-1 по m-й 3-m регистров выходных данных. При поступлении уровня логической "1" с выхода сигнала "Прием данных" на вход второго элемента 6 задержки положительный фронт задерживается на время, определяемое параметрами второго элемента 6 задержки, и запускает одновибратор 7, на выходе которого вырабатывается отрицательный импульс длительностью, определяемой параметрами его элементов (не показаны), обеспечивающими надежную запись и чтение информации в обоих режимах работы устройства. Отрицательный импульс с выхода с одновибратора 7 поступает на первый вход дешифратора 13 управляющих сигналов и разрешает выдачу логического "0" на его первый выход и далее на синхровход регистра 1 адреса на время своего действия. По поступлении уровня логического "0" на синхровход регистра 1 адреса информация, поступающая с группы информационных выходов преобразователя 4 кодов, поступает в группу информационных входов регистра 1 адреса и далее с его группы информационных выходов в группу информационных входов дешифратора 2 адреса записи и в группу информационных входов дешифратора 12 адреса чтения. Положительный фронт отрицательного импульса на выходе одновибратора 7 поступает на вход сброса флага приемника преобразователя 4 кодов и сбрасывает в уровень логического "0" выход сигнала приема данных. Одновременно сигнал с выхода одновибратора 7 поступает на первый вход дешифратора 13 управляющих сигналов и устанавливает его первый выход в уровень логической "1". При этом прекращается запись адреса в регистр 1 адреса, а в его группу информационных выходов продолжает поступать кодовая комбинация записанного адреса, так как вход выборки (не показан) регистра 1 адреса установлен постоянно в уровень логического "0". Таким образом обеспечивается адресация к 256 регистрам выходных данных с первого 3-1 по m-й 3-m и к 256 регистрам входных данных с первого 14-1 по n-й 14-n.

Далее оператор ЭВМ передает в устройство последовательно-параллельно обмена данные для выдачи в одну из групп с первой 11-1 по m-ую 11-m информационных выходов устройства. При этом в информационной посылке программно устанавливают бит контроля второго служебного сигнала, отличный от установленного в приемнике преобразователя 4 кодов, а бит контроля первого служебного сигнала устанавливают совпадающим с установленными в приемнике преобразователя 4 кодов. Информационная посылка указанным выше способом поступает в группу информационных выходов преобразователя 4 кодов, на выходе второго служебного сигнала которого при этом формируется уровень логической "1" (на выходе первого служебного сигнала уровень логической "1" не формируется). Положительный фронт сигнала на выходе сигнала приема данных аналогично описанному выше фиксирует выдачу отрицательного импульса на вход сброса флага приемника для установки в исходное состояние сигнала на выходе приема данных и выдачу отрицательного импульса на второй выход дешифратора 13 управляющих сигналов и далее на вход разрешения дешифратора 2 адреса записи. При этом на выходе дешифратора 2 адреса записи формируется отрицательный импульс, на время действия которого разрешается выдача информации, поступающей с группы информационных выходов преобразователя 4 кодов в группу информационных входов выбранного в предыдущем цикле записи адреса регистра выходных данных одного из c первого 3-1 по m-й 3-m и далее в одну из c первой 11-1 по m-ую 11-m группу информационных выходов устройства.

При передаче в устройство последовательно-параллельного обмена адреса какого-либо из входных регистров с первого 14-1 по n-й 14-n в адресной посылке программно устанавливают биты контроля и формирования первого и второго служебных сигналов, отличными от установленных в приемнике преобразователя 4 кодов. Адресная посылка указанным выше способом поступает в группу информационных выходов преобразователя 4 кодов, а на выходе первого и второго служебных сигналов преобразователя 4 кодов формируются уровни логической "1". При этом уровень логической "1" сигнала с выхода приема данных преобразователя 4 кодов аналогично поступает на вход второго элемента 6 задержки, затем отрицательным импульсом с выхода одновибратора 7 на вход сброса флага приемника преобразователя 4 кодов и устанавливает сигнал на выходе приема данных в уровень логического "0", а поступая на первый вход дешифратора 13 управляющих сигналов, вырабатывает отрицательные импульсы на его первом и третьем выходах. Нулевой уровень сигнала на первом выходе дешифратора управляющих сигналов поступает на синхровход регистра 1 адреса и обеспечивает на время своего действия выдачу адреса с группы информационных входов регистра 1 адреса в его группу информационных выходов и далее в группу информационных входов дешифратора 12 адреса чтения, а нулевой уровень сигнала с третьего выхода дешифратора 13 управляющих сигналов поступает на вход выборки дешифратора 12 адреса чтения. В соответствии с кодовой комбинацией установленной в группе информационных входов дешифратора 12 адреса чтения в момент поступающего на его вход выборки разрешающего нулевого уровня, на один из выходов с первого по n-й дешифратор 12 адреса чтения и далее на одни из соединенных синхровходов и входов выборки одного из регистров с первого 14-1 по n-й 14-n входных данных поступает синхронизирующий отрицательный импульс. Информация, поступающая в группу информационных входов устройства одну из с первой 15-1 по n-ую 15-n выбранного по адресу регистра одного из с первого 14-1 по n-й 14-n, поступает через этот регистр в его группу информационных выходов и далее в группу информационных входов преобразователя 4 кодов. Отрицательный импульс с третьего выхода дешифратора 13 управляющий сигналов поступает также на вход первого элемента 5 задержки, который задерживает формирование и переднего, и заднего фронтов на своем выходе. Отрицательный фронт сигнала с выхода первого элемента 5 задержки поступает на вход загрузки буферного регистра передатчика преобразователя 4 кодов, при этом происходит загрузка параллельного кода в преобразователь 4 кодов с его группы информационных входов. Когда сигнал на выходе первого элемента 5 задержки переходит в состояние логической "1" и поступает на вход загрузки буферного регистра передатчика преобразователя 4 кодов происходит запуск блока синхронизации (не показан) преобразователя 4 кодов. При этом на выход передачи последовательной информации преобразователя 4 кодов поступает посылка в последовательном коде и далее через блок 8 сопряжения в канал 9 обмена информацией устройства. Задержка поступления отрицательного фронта, поступающего с выхода первого элемента 5 задержки на вход загрузки буферного регистра передатчика преобразователя 4 кодов, необходима для обеспечения синхронизации записи информации в тот момент, когда входная информация гарантированно установлена в группе информационных входов преобразователя 4 кодов. При этом адрес, поступающий в группу информационных выходов преобразователя 4 кодов, должен быть четко зафиксирован и данные, поступающие в группы информационных входов с первой 15-1 по n-ую 15-n и далее через один из регистров с первого 14-1 по n-й 14-n входных данных в группу информационных входов преобразователя 4 кодов, были установлены на время, обеспечивающее их надежную запись. Задержка поступления положительного фронта сигнала, поступающего с выхода первого элемента 5 задержки, необходима для того, чтобы данные, поступающие в группу информационных входов преобразователя кодов, были установлены на время, обеспечивающее их надежную запись.

Формирование конкретных служебных сигналов и их комбинаций при сопровождении различных посылок и обеспечении управления дешифраторов 13 управляющих сигналов также выбрано условно и может быть отличным от выбранного предложенного варианта. Совокупность выбранных кодовых комбинаций, поступающих на первый и второй входы дешифратора 13 управляющих сигналов, должна обеспечивать работу устройства в соответствии с описанным выше алгоритмом.

Как видно из описания, такая совокупность признаков обеспечивает достижение требуемого технического результата расширение технических возможностей за счет расширения адресного пространства и увеличение производительности устройства за счет увеличения скорости передачи информационных посылок длиной в восемь бит.

Положительный эффект от использования предлагаемого устройства последовательно-параллельного обмена по сравнению с прототипом достигается за счет увеличения объема передаваемой информации в равные интервалы времени, а также за счет увеличения числа подключаемых регистров входных и выходных данных.

Формула изобретения

УСТРОЙСТВО ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОГО ОБМЕНА, содержащее регистр адреса, дешифратор адреса записи, первый и второй регистры выходных данных, преобразователь кодов, первый и второй элементы задержки, одновибратор, блок сопряжения, группа информационных входов и группа информационных выходов которого образуют канал обмена информацией устройства с ЭВМ, выход блока сопряжения подключен к входу приема последовательной информации преобразователя кодов, выход передачи последовательной информации которого соединен с входом блока сопряжения, вход загрузки буферного регистра передатчика преобразователя кодов подключен к выходу первого элемента задержки, синхровход преобразователя кодов является входом синхронизации устройства, вход сброса флага приемника преобразователя кодов подключен к выходу одновибратора, группа информационных выходов регистра адреса подключена к группе информационных входов дешифратора адреса записи, группа информационных входов регистра адреса соединена с группами информационных входов первого и второго регистров выходных данных, группа информационных выходов первого из которых является первой группой информационных выходов устройства, отличающееся тем, что в устройство дополнительно введены с третьего по m-й регистры выходных данных, где m - число адресных линий - выходов дешифратора адреса записи, дешифратор адреса чтения, дешифратор управляющих сигналов, с первого по n-й регистры входных данных, где n - число адресных линий - выходов дешифратора адреса чтения, группы информационных входов с первого по n-й регистров входных данных являются соответственно с первой по n-ю группами информационных входов устройства, группы информационных выходов подключены к группе информационных входов преобразователя кодов, а синхровходы и входы выборки с первого по n-й регистров входных данных соединены соответственно с первого по n-й выходами дешифратора адреса чтения, группа информационных входов которого подключена к группе информационных выходов регистра адреса, группа информационных входов которого соединена с группой информационных выходов преобразователя кодов, выход сигнала приема данных которого подключен к входу второго элемента задержки, выход которого соединен с входом одновибратора, выход которого подключен к первому входу дешифратора управляющих сигналов, второй и третий входы которого соединены соответственно с первым и вторым выходами служебных сигналов преобразователя кодов, а первый, второй и третий выходы подключены соответственно к синхровходу регистра адреса, к входу выборки дешифратора адреса записи, к входу выборки дешифратора адреса чтения, соединенному с входом первого элемента задержки, с первого по m-й выходы дешифратора адреса записи соединены соответственно с синхровходами с первого по m-й регистров выходных данных, а группы информационных выходов с второго по m-й регистров выходных данных являются соответственно с второй по m-ю группами информационных выходов устройства.

РИСУНКИ

Рисунок 1