Вычислительное устройство распознавания истинности пересечения пеленгов

 

Использование: системы обработки радиолокационной информации, а именно системы и устройства определения координат положения постановщиков активных помех. С целью определения истинности точки пересечения пеленгов устройство содержит дешифратор, два элемента сравнения, группу блоков памяти, четыре элемента задержки, блок вычисления модуля числа, два блока вычисления арктангенса, четыре блока вычисления котангенса, делитель и вычитатель. Устройство формирует сигнал о возможной истинности пересечения пеленгов, если расчетное значение суммы курсовых углов и углов между базой и линиями визирования на цель с двух пеленгаторов равно 180 градусам. 2 ил.

Изобретение относится к устройствам обработки информации и может использоваться в информационных системах для решения задачи селекции истинных точек пересечения пеленгов двух РЛС при решении триангуляционной задачи по постановщикам активных шумовых помех (АШП).

Известен способ распознавания истинности пересечения пеленгов, основанный на использовании трех пеленгаторов [1] Причем два пеленга используются для определения координат цели постановщика АШП, а третий для определения истинности точки пересечения пеленгов (ТПП).

Недостатком способа является необходимость привлечения трех пеленгаторов вместо двух, что существенно повышает стоимость.

Наиболее близким к предлагаемому устройству является устройство [2] содержащее блоки расчета условных промахов по измерениям пеленгов и формирования в качестве информативного признака суммы условных промахов, рассчитанных с двух пеленгаторов. Недостатком устройства является ограниченность области его применения: устройство эффективно только при условии, что цели движутся параллельными курсами.

Цель изобретения разработка устройства для распознавания, истинно пересечение пеленгов или нет при условии, что цели движутся различными курсами.

В основе изобретения лежит установленное в ходе научных изысканий авторов свойство истинных пересечений пеленгов, заключающееся в том, что сумма курсового угла цели относительно первого пеленгатора, курсового угла относительно второго пеленгатора и углов, образованных линией базы (отрезком, соединяющим местоположения пеленгаторов) и линиями визирования: "пеленгатор цель", в любой единый момент времени равна 180 угловым градусам. Для пересечения пеленгов, относящихся к разным целям, если цели движутся параллельными курсами, данное утверждение неверно.

Идея изобретения представлена на фиг. 1, на которой также приведены обозначения параметров, используемых в дальнейших рассуждениях.

Необходимые для расчета признака распознавания курсовые углы цели Θ_I,i и Θ_II,j могут быть рассчитаны по трем измерениям пеленгов β_I,i и β_II,j. Действительно, пусть измерения пеленгов (азимутов) β_I,i и β_II,j поступившие в три равноудаленных момента времени t₀, t₁, и t₂, имеют три значения β_I,i(t_o), β_I,i(t₁), β_I,i(t₂) для первого пеленгатора и три значения β_II,j(t_o), β_II,j(t₁), β_II,j(t₂) для второго пеленгатора. Введем обозначения: Учитывая, что характер расчета для всех треугольников идентичен, в дальнейших рассуждениях индексы, не влияющие на логику рассуждения, будем опускать.

Пусть OB вектор курса цели, точки S и F местоположения пеленгаторов, сопровождающих цель, а точки O, A и B местоположения цели в моменты времени t₀, t₁ и t₂ соответственно.

Предполагая, что на интервале времени наблюдения модуль скорости цели V_ц=const (цель не маневрирует), имеем OA=AB=const d. Зная величины угла /OSA (равен Δβ₁) и угла/ ASB (равен Δβ₂), выразим с помощью известной теоремы синусов угол Θ_I,i. При этом будем учитывать, что / SOA=Θ-Δβ₁, а / ABS= 180°- Θ - Δβ₂.

С учетом сделанных замечаний по теореме синусов Разделив (1) на (2) и проведя необходимые тождественные преобразования с использованием тригонометрических правил расчета синусов суммы и разности углов, разделив числитель на sin(Δβ₁), знаменатель на sin(Δβ₂), вынеся из числителя и знаменателя cos(Θ) и сокращая на него, имеем Отметим, ввиду полной симметрии задачи расчета курсовых углов цели как для первого, так и для второго пеленгатора, формула (4) является основой как для расчета Θ_I,i, так и для расчета Θ_II,j
Расчетные значения величин Θ_I,i и Θ_II,j суммируются с соответствующими значениями углов α_I,i и α_II,j, образованных базой и линиями визирования "пеленгатор цель" в единый момент времени расчета, и из полученной суммы вычитается 180 угловых градусов.

Анализируя полученную величину ΔΘ, устройство примет одно из трех решений:
1. i, j пересечение пеленгов "истинно", если Dq < C₁;
2. i, j пересечение "ложно", если ΔΘ > C₂;
3. в противном случае решение не принимается (область неопределенности).

Указанная цель изобретения достигается тем, что в информационную систему, решающую задачу триангуляции, введено устройство, в котором содержится четыре элемента задержки 1.1, 1.2, 1.3, 1.4; восемь вычислителей 2.1, 2.2. 2.8; четыре блока вычисления ctg 3.1, 3.4; пять блоков памяти 4.1, 4.2, 7, 10, 11; два делителя 5.1, 5.2; два блока вычисления arctg 6.1, 6.2; сумматор 8; блок вычисления модуля 9; два элемента сравнения 12.1, 12.2; дешифратор 13. Причем входы первого элемента задержки 1.1 и первого вычитателя 2.1 объединены и являются первым входом устройства, выход первого элемента задержки 1.1 соединен с первым входом второго вычитателя 2.2, с вторым выходом первого вычитателя 2.1 и вторым входом третьего вычитателя 2.3, второй вход второго вычитателя 2.2 соединен с выходом первого элемента задержки 1.1 через второй элемент задержки 1.2, первый вход четвертого вычитателя 2.4 соединен с выходом первого вычитателя 2.1 через первый блок вычисления ctg 3.1, второй вход четвертого вычитателя 2.4 соединен с выходом второго вычитателя 2.2 через второй блок вычисления ctg 3.2, первый вход первого делителя 5.1 соединен с выходом первого блока памяти 4.1, второй вход первого делителя 5.1 соединен с выходом четвертого вычитателя 2.4, первый вход сумматора 8 соединен с выходом первого делителя 5.1 через первый блок вычисления arctg 6.1, первый вход третьего вычитателя 2.3 является вторым входом устройства, а его выход соединен с вторым входом сумматора 8, третий вход сумматора 8 соединен с выходом третьего блока памяти 7, первый вход седьмого вычитателя 2.7 является третьим входом устройства и объединен с входом третьего элемента задержки 1.3, выход которого соединен с первым входом восьмого вычитателя 2.8, вторым входом седьмого вычитателя 2.7 и вторым входом шестого вычитателя 2.6 и через четвертый элемент задержки 1.4 с вторым входом восьмого вычитателя 2.8, первый вход пятого вычитателя 2.5 соединен с выходом седьмого вычитателя 2.7 через третий блок вычисления ctg 3.3, второй вход пятого вычитателя 2.5 соединен с выходом восьмого вычитателя 2.8 через четвертый блок вычисления ctg 3.4, первый вход второго делителя 5.2 соединен с выходом второго блока памяти 4.2, второй вход второго делителя 5.2 соединен с выходом пятого вычитателя 2.5, четвертый вход устройства является первым входом шестого вычитателя 2.6, а его выход соединен с четвертым входом сумматора 8, пятый вход сумматора 8 соединен с выходом второго делителя 5.2 через второй блок вычисления arctg 6.2, вход блока вычисления модуля числа 9 соединен с выходом сумматора 8, выход четвертого блока памяти 10 соединен с первым входом первого элемента сравнения 12.1, выход пятого блока памяти 11 соединен с вторым входом второго элемента сравнения 12.2, выход блока вычисления модуля числа 9 соединен с вторым входом первого элемента сравнения 12.1 и с первым входом второго элемента сравнения 12.2, первый вход дешифратора 13 соединен с выходом первого элемента сравнения 12.1, а второй вход соединен с выходом второго элемента сравнения 12.2, три выхода дешифратора 13 являются тремя выходами устройства.

На фиг. 2 представлена структурная схема устройства, на которой использованы следующие обозначения:
1.1 первый элемент задержки;
1.2 второй элемент задержки;
1.3 третий элемент задержки;
1.4 четвертый элемент задержки;
2.1 первый вычитатель;
2.2 второй вычитатель;
2.3 третий вычитатель;
2.4 четвертый вычитатель;
2.5 пятый вычитатель;
2.6 шестой вычитатель;
2.7 седьмой вычитатель;
2.8 восьмой вычитатель;
3.1 первый блок вычисления ctg;
3.2 второй блок вычисления ctg;
3.3 третий блок вычисления ctg;
3.4 четвертый блок вычисления ctg;
4.1 первый блок памяти;
4.2 второй блок памяти;
5.1 первый делитель;
5.2 второй делитель;
6.1 первый блок вычисления arctg;
6.2 второй блок вычисления agctg;
7 третий блок памяти;
8 сумматор;
9 блок вычисления модуля числа;
10 четвертый блок памяти;
11 пятый блок памяти;
12.1 первый элемент сравнения;
12.2 второй элемент сравнения;
13 дешифратор.

Устройство работает следующим образом.

Полученные с первого входа устройства в три последовательных момента времени три значения азимута цели формируют на первом входе первого вычитателя 2.1 величину β_I,i,2 азимут цели, измеренный первым пеленгатором в момент времени t₂; на втором входе первого вычитателя 2.1 и первым входе второго вычитателя 2.2 величину β_I,i,1 азимут цели, измеренный в момент времени t₁; на втором входе второго вычитателя 2.2 величину β_I,i,0 азимут цели, измеренный в момент времени t₀; на выходах первого 2.1 и второго 2.2 вычитателей формируются величины Δβ_I,i,2 и Δβ_I,i,1 соответственно, которые преобразуются первым 3.1 и вторым 3.2 блоками вычисления ctg и вычитаются на четвертом 2.4 вычитателе, а результат делит число 2, поступающее из первого 4.1 блока памяти, и полученная на выходе первого 5.1 делителя величина преобразуется первым блоком вычисления arctg 6.1 в величину Θ₁. В это же время с выхода третьего вычитателя 2.3 на второй вход сумматора 8 поступает величина α_I,i, равная разности азимутов на второй пеленгатор и на цель, поступающих в момент времени t₁. В это же время на втором блоке вычисления arctg 6.2 и на выходе шестого вычитателя 2.6 рассчитываются аналогичные величины Θ_II и α_II,j
Величины Θ_I,i, Θ_II,j, α_I,i, α_II,j и код 180 угловых градусов из третьего блока памяти 7 складываются на сумматоре 8 и величина ΔΘ полученная на выходе сумматора 8 после преобразования в блоке вычисления модуля числа 9, поступает на два элемента сравнения 12.1 и 12.2 и туда же поступают величины C₁ и C₂ из блоков памяти 10 и 11 соответственно, в результате сравнения на входы 1 и 2 дешифратора поступит одна из трех возможных комбинаций 1,0; 0,0; 0,1, в соответствии с которыми на одном из трех выходов дешифратора 13 появится сигнал:

Техническая реализация предложения требует минимальных материальных затрат, может быть осуществлена на микросхемах имеющегося и использующегося в технике перечня и дает большой экономический эффект вследствие исключения необходимости использования третьего пеленгатора для решения задачи распознавания истинности точек пересечения пеленгов.

Формула изобретения

Вычислительное устройство распознавания истинности пересечения пеленгов, содержащее четыре элемента задержки, сумматор, блок вычисления arctg и вычитатель, отличающееся тем, что в него введены семь вычитателей, четыре блока вычисления ctg, пять блоков памяти, два делителя, один блок вычисления arctg, блок вычисления модуля числа, два элемента сравнения и дешифратор, входы первого элемента задержки и первого вычитателя объединены и являются первым входом устройства, выход первого элемента задержки соединен с первым входом второго вычитателя, с вторыми входами первого и третьего вычитателей, второй вход второго вычитателя соединен с выходом первого элемента задержки через второй элемент задержки, первый вход четвертого вычитателя соединен с выходом первого вычитателя через первый блок вычисления ctg, второй вход с выходом второго вычитателя через второй блок вычисления ctg, первый вход первого делителя соединен с выходом первого блока памяти, второй вход с выходом четвертого вычитателя, первый вход сумматора соединен с выходом первого делителя через первый блок вычисления arctg, первый вход третьего вычитателя является вторым входом устройства, а его выход соединен с вторым входом сумматора, третий вход сумматора соединен с выходом третьего блока памяти, первый вход седьмого вычитателя является третьим входом устройства и объединен с входом третьего элемента задержки, выход которого соединен с первым входом восьмого вычитателя, вторыми входами седьмого шестого вычитателей и через четвертый элемент задержки с вторым входом восьмого вычитателя, первый вход пятого вычитателя соединен с выходом седьмого вычитателя через третий блок вычисления ctg, второй вход пятого вычитателя с выходом восьмого вычитателя через четвертый блок вычисления ctg, первый вход второго делителя соединен с входом второго блока памяти, второй вход с выходом пятого вычитателя, четвертый вход устройства является первым входом шестого вычитателя, а его выход соединен с четвертым входом сумматора, пятый вход сумматора соединен с выходом второго делителя через второй блок вычисления arctg, вход блока вычисления модуля соединен с выходом сумматора, выход четвертого блока памяти соединен с первым входом первого элемента сравнения, выход пятого блока памяти с вторым входом второго элемента сравнения, выход блока вычисления модуля числа с вторым входом первого элемента сравнения и с первым входом второго элемента сравнения, первый вход дешифратора с выходом первого элемента сравнения, а второй вход с выходом второго элемента сравнения, три выхода дешифратора являются выходами устройства.

РИСУНКИ

Рисунок 1, Рисунок 2