Устройство тактовой синхронизации цифрового сигнала

Устройство тактовой синхронизации цифрового сигнала относится к импульсной цифровой технике, предназначено для выполнения полной функции тактовой синхронизации входного синхронизируемого цифрового сигнала (формирования синхронизированного сигнала и его тактового синхросигнала) с программируемым временным порогом заградительной фильтрации синхронизации входного цифрового сигнала как помехи при длительности нулевой или единичной фазы помехи, не превышающей программируемой пороговой длительности, отсчитываемой с помощью входной непрерывной последовательности тактовых импульсов, и может быть использовано при построении синхронных устройств (синхронных автоматов с памятью) для помехоустойчивого ввода асинхронных команд или данных и обмена информацией (командами и данными), например, между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации. Технический результат - повышение помехоустойчивости и комплексного расширения функциональных возможностей устройства. Устройство обеспечивает повышение помехоустойчивости за счет выполнения с помощью входных тактовых импульсов полной функции тактовой синхронизации входного синхронизируемого цифрового сигнала (формирования на первом и втором выходах устройства синхронизированного сигнала и его тактового синхросигнала соответственно) с программируемым временным порогом заградительной фильтрации синхронизации входного цифрового сигнала как помехи при длительности нулевой или единичной фазы помехи, не превышающей программируемой пороговой длительности. 1 ил.

 

Изобретение относится к импульсной цифровой технике, предназначено для выполнения полной функции тактовой синхронизации входного синхронизируемого цифрового сигнала (формирования синхронизированного сигнала и его тактового синхросигнала) с программируемым временным порогом заградительной фильтрации синхронизации входного цифрового сигнала как помехи при длительности нулевой или единичной фазы помехи, не превышающей пороговой длительности, отсчитываемой с помощью входной непрерывной последовательности тактовых импульсов, и может быть использовано при построении синхронных устройств (синхронных автоматов с памятью) для помехоустойчивого ввода асинхронных команд или данных и обмена информацией (командами и данными), например, между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации.

Известно (см., например, [1], [2, с.251, с.252]), что при обмене информацией корректная тактовая синхронизация входного цифрового сигнала ID с помощью входных тактовых импульсов IC, по отношению к которым сигнал ID асинхронен, возможна при определении частоты 1/Tic тактовых импульсов IC исходя из условия

при выборе k≥4 с учетом быстродействия элементной базы устройства и реальных допусков на фазовое дрожание переходов (джиттер) сигнала ID, где:

Tid - переменный в определенных пределах период сигнала ID;

T0id и Т1id - длительность нулевой и единичной фаз неискаженного сигнала ID при ID=0 и ID=1 соответственно;

Tic - длительность периода входного тактового сигнала IC;

T0ic и Т1ic - длительность нулевой и единичной фаз тактового сигнала IC при IC=0 и IC=1 соответственно.

Принимая во внимание условие (1) для дальнейшего описания, выполнение полной функции тактовой синхронизации сигнала ID с помощью тактовых импульсов IC определим как формирование выходного синхронизированного сигнала OD=0 (или OD=1) длительности

и формирование его выходного тактового синхросигнала (синхронизирующего сигнала) OCD длительности

при каждом обнаружении перехода синхронизируемого сигнала ID в противоположное состояние, где:

T0od или T1od - длительность нулевой или единичной фазы сигнала OD при OD=0 или OD=1 соответственно;

К - целое число, не меньшее 2.

Известно [3, с.41], что практически никакие методы экранирования и разнесения проводов линий цифровой связи от энергетических проводов не могут гарантировать отсутствие в линии связи (ЛС) наводок (помех). Это означает, что в общем случае входной синхронизируемый цифровой сигнал ID маскируется помехами, и задача его полной синхронизации должна решаться с учетом возможного искажения его различными помехами, в частности фазовыми помехами джиттером (jitter - дрожание) и вандером (wander - странствие), обусловленными, например, перекрестными помехами от других ЛС, пульсациями напряжений питания передатчика и приемника синхронизируемого цифрового сигнала ID, неблагоприятными кодовыми комбинациями при формировании сигнала ID линейным передатчиком, механической вибрацией, при которой некоторые радиоэлектронные элементы могут работать как преобразователи механической энергии в электрическую, дневными-ночными перепадами температуры (сверхнизкочастотным вандером) - см., например, [4, с.5].

Известно также (см., например, [5]), что в любом микроэлектронном устройстве можно выделить каналы связи для передачи сигналов, каждый из которых содержит источник сигнала, ЛС и приемник сигнала. Любой канал связи может быть как источником, так и приемником помех. В реальных условиях на каналы связи могут воздействовать несколько источников внешних индустриальных или естественных помех и внутренних помех с различными видами паразитных связей (емкостной, индуктивной, резистивной или комплексной).

Таким образом, при построении современных цифровых систем обработки информации и управления и их составных частей проблема учета помех практически всегда актуальна вследствие наличия различных внешних и внутренних помех, снижения энергетического уровня информационных сигналов, усложнения систем и их составных частей и увеличения длины и числа внешних связей.

Кроме того, в отдельных случаях каждый переход сигнала ID в противоположное состояние принципиально сопровождается переходным процессом длительностью Тпп≤(Рп·Tic) при некотором целом пороговом числе Рп, например, в случае передачи информационного сигнала ID по несогласованной ЛС для снижения энергетического уровня обмена информацией при Rid>R (см., например, [6, с.117, рис.4.7]), где Rid и R - входное сопротивление приемника сигнала ID и волновое сопротивление ЛС соответственно. Описанный случай возможен, в частности, при обмене информацией по несогласованной ЛС импульсными сигналами трехуровневого кода RZ с возвратом к нулю по ГОСТ 18977-79 и РТМ 1495-75 (см., например, [3, с.27-40]). Подобная ситуация возникает при вводе команд от механических ключей, длительность Тпп упругих колебаний механических контактов которых лежит обычно в диапазоне 1...10 мс (см., например, [7, с.117-119]).

С учетом (1)-(3) в каждом периоде Tid=T0id+T1id синхронизации сигнал ID определим на временной оси как помеху при

как корректный информационный сигнал при

или как сигнал с неопределенным (искаженным) временным параметром

который в процессе синхронизации может быть отнесен к помехе (4) или к корректному сигналу (5), где Р - пороговое целое число, не меньшее единицы, выбираемое с учетом (2).

Очевидно, что при искажении сигнала ID всевозможными помехами наличие интервала неопределенности типа (6) длительностью Tic принципиально неустранимо, так как обусловлено асинхронностью помех и сигнала ID относительно тактовых импульсов IC.

Известно (см., например, [2], [7, с.119-120], [8, с.135-137], [9, с.205-207]), что при проектировании любой цифровой системы (как совокупности асинхронных и/или синхронных автоматов с памятью) постоянно возникает необходимость синхронизировать входные асинхронные сигналы системы с работой ее устройств, функционирующих по тактовым импульсам одного или нескольких тактовых генераторов. В этой связи в цифровой технике задача синхронизации асинхронных сигналов является традиционной и известно большое число разнообразных устройств для синхронизации асинхронных цифровых сигналов по тактовым импульсам, например, [2, с.248, рис.8.3], [6, с.171, рис.5.27], [7, с.120, рис.3.19], [8, с.135, рис.4.10б], [9, с.206, рис.6.26], [10, с.265, рис.14-3], [11] - из технической литературы и [12-37] - по патентной информации, которые работают по входным тактовым импульсам IC и синхронизируемому цифровому сигналу ID.

Основным недостатком любого из указанных выше устройств синхронизации является ограниченность функциональных возможностей, поскольку каждое из них явно не ориентировано на выполнение полной функции тактовой синхронизации цифрового сигнала ID (формирование OD и OCD соответственно с длительностями (2) и (3) и учетом определений (4)-(6)) для помехоустойчивого ввода команд и/или данных в синхронное устройство или для обмена информацией между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации.

Здесь следует отметить, что при установленных входных информационных сигналах синхронизация (изменение состояния автомата с памятью) в асинхронной системе производится с помощью соответствующих синхроимпульсов (при формировании синхроимпульса с помощью IC, его длительность совпадает с длительностью T0ic нулевой или длительностью T1ic единичной фазы периода Tic=(T0ic+T1ic) тактовых импульсов IC), а в синхронной системе синхронизация осуществляется логически по функции "И", т.е. по фронтам (переходам из "0" в "1") или срезам (переходам из "1" в "0") тактовых импульсов IC и соответствующим синхросигналам, установленным до прихода фронта или среза IC, причем длительность каждого синхросигнала обычно кратна целому числу периодов Tic.

Кроме того, в настоящее время и на длительную перспективу основным методом обработки информации в цифровых системах является синхронный метод тактирования по фронтам или срезам одного или нескольких генераторов тактовых импульсов с помощью синхросигналов - см., например, [7, с.121-123:3.5. Введение в проблематику и методику проектирования автоматом с памятью].

На основании изложенного выше можно сказать, что для построения синхронных цифровых систем создание простого помехоустойчивого устройства тактовой синхронизации цифрового сигнала, реализующего полную функцию тактовой синхронизации цифрового сигнала ID, описанную с помощью соотношений (1)-(6), является актуальной технической проблемой.

Из указанных выше устройств синхронизации цифровых сигналов лишь три технических решения [27], [29], [30] ориентированы на выполнение соответствующей функции синхронизации с учетом искажения помехами входного синхронизируемого цифрового сигнала ID.

Известно устройство [27], содержащее три триггера, элемент И-НЕ, вход синхронизируемого сигнала ID, соединенный с входом сброса и информационным входом первого триггера, прямой выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с первым входом элемента И-НЕ и информационным входом и входом сброса третьего триггера, вход Логической "1", соединенный с входом сброса второго триггера, тактовый вход, соединенный с тактовыми входами первого и второго триггеров и вторым входом элемента И-НЕ, и выход инверсного синхроимпульса NOC1, соединенный с выходом элемента И-НЕ и тактовым входом третьего триггера, инверсный выход которого соединен с третьим входом элемента И-НЕ, причем входы сброса всех триггеров являются асинхронными и инверсными.

Обозначив сигналы на выходах первого, второго и третьего триггеров соответственно через Х1, Х2 и NX3 (где NX3=!X3 - инверсное значение ХЗ), функционирование устройства [27] как автомата с памятью опишем в виде последовательности переходов его из нулевого состояния (НС)

в переходное состояние

из ПС (8) обратно в НС (7) или в единичное состояние (ЕС)

из ЕС (9) в ПС(8) и т.д., причем функция "Q" является признаком ПС (8) устройства [27] и определяется логической формулой

где

"!=N", "&", "#" и "$" - здесь и везде далее на языке ABEL операторы операций "НЕ", "И" и "ИЛИ" и "Исключающее ИЛИ" соответственно;

Z - здесь и везде далее двоичная переменная, равная "0" или "1".

Каждый переход из НС (7) в ПС (8) инициируется переключением ID из "0" в "1", и при ID=1 по ближайшему фронту тактового сигнала IC через время dT первый триггер устанавливается в X1=1 и дальнейшее функционирование устройства [27], в зависимости от величины (T1id-dT), определится одним из двух случаев поведения сигнала ID в течение текущего периода Tic.

В первом случае при (Т1id-dT)>Tic по следующему фронту сигнала IC второй триггер устанавливается в Х2=1, и по текущему значению IC=1 элемент И-НЕ генерирует выходной синхроимпульс NОС1=!IC=0 согласно логической формуле NOC1=!(X2&IC&NX3). Далее по фронту сигнала МОС1=0 третий триггер устанавливается в NX3=0, и устройство переходит в ЕС (9), в котором сигналом NX3=0 запрещена работа элемента И-НЕ по третьему входу.

Во втором случае при (Т1id-dT)<Tic сигнал ID переключится из "1" в "0" и асинхронно сбросит первый триггер в течение текущего периода Tic (т.е. до первого фронта IC после установки первого триггера в Х1=1), т.е. устройство [27] из ПС (8) асинхронно перейдет в НС (7) и проигнорирует как помеху изменение во времени сигнала ID(t)=0→H→0 при (Т1id-dT)<Tic.

Каждый переход из ЕС (9) в ПС (8) происходит по переключению ID из "1" в "0" так, что по ID=0 первый триггер асинхронно сбрасывается в Х1=0. При Х1=0 по ближайшему фронту тактового сигнала IC второй триггер переключается в Х2=0, асинхронно сбрасывает третий триггер в NX3=1, и устройство переходит в НС (7).

Если устройство [27] находится в ЕС (9) и возникает кратковременная помеха ID=0 длительности Tr≥2·Тз≪Tic (где Тз - средняя задержка распространения сигнала ID=0 через элемент первого триггера по входу сброса), то первый триггер асинхронно сбрасывается в Х1=0. После исчезновения этой помехи устройство [27] при ID=1 оказывается в помеховом ПС (8) при ID=1, X1=0, Х2=1 и NX3=0, и по ближайшему фронту тактового сигнала IC устройство [27] переходит в ПС (8) при ID=1, X1=1, Х2=0 и NX3=1. Далее при ID=1 по следующему фронту сигнала IC второй триггер устанавливается в Х2=1, и по текущему значению IC=1 элемент И-НЕ генерирует помеховый выходной синхроимпульс NОС1=!IC=0, после окончания которого устройство [27] возвращается в ЕС (9).

Таким образом, по каждому корректному изменению асинхронного сигнала ID(t)=0→H→0 при ID(t)=1 в течение T1id≥2·Tic устройство [27] регулярно генерирует выходной синхроимпульс NOC1=!IC=0 в процессе перехода по графу

а также попутно формирует синхронизированный сигнал X2=OD.

Кроме того, по каждому даже кратковременному помеховому переключению асинхронного сигнала ID(t) из "1" в "0" при ID(t)=0 в течение T0id≥Tr в процессе перехода по графу ЕС(8)→ПС(8)→ЕС(8) устройство [27] генерирует помеховый выходной синхроимпульс NОС1=!IC=0.

Легко видеть, что устройство [27] целесообразно применять только в том случае, когда после перехода в ЕС (9) входной сигнал ID=1 устойчив, т.е. во времени отсутствуют помеховые изменения сигнала ID(t) из "1" в "0".

Основным недостатком устройства [27] является низкая помехоустойчивость в ЕС (9) и ограниченность функциональных возможностей (устройство тактовый синхросигнал OCD не формирует, а синхронизированный сигнал OD=X2 вырабатывает попутно), поскольку оно предназначено для помехоустойчивого формирования командного синхроимпульса NOC1=!(X2&IC&NX3) с заградительной фильтрацией синхронизации цифрового сигнала ID как помехи только для единичной фазы помехи при условии T1id≤Tic.

Известно устройство [29], содержащее пять триггеров с инверсными асинхронными входами сброса и установки, элементы И-НЕ с первого по двенадцатый, два элемента НЕ, вход синхронизируемого сигнала ID, вход тактового сигнала IC и выход инверсного синхроимпульса NOC1.

Обозначим сигналы на прямых и инверсных выходах триггеров с первого по пятый через Х1 и NX1,..., Х5 и NX5 соответственно, на выходах элементов И-НЕ с первого по 12-тый через Х6,..., Х17 соответственно, а на выходах первого и второго элементов НЕ соответственно через X18=NID и Х19=NIC.

С учетом принятой системы обозначений в процессе работы устройства [29] функционирование элементов И-НЕ описывается следующими формулами:

Введем переменную "Y" как признак переходного состояния устройства [29], определенный согласно логической формуле

В процессе функционирования устройства [29] его триггеры функционируют так, что:

первый устанавливается в Х1=1 по (Х6&Х7)=0 или сбрасывается в Х1=0 по Х8=0, второй устанавливается в Х2=1 по Х9=0 или сбрасывается в Х2=0 по Х10=0, третий устанавливается в Х3=1 по (Х11&Х12)=0 или сбрасывается в Х3=0 по Х13=0, четвертый устанавливается в Х4=1 по Х14=0 или сбрасывается в Х4=0 по Х15=0, пятый устанавливается в Х5=1 по Х16=0 или сбрасывается в Х5=0 по Х17=0.

С учетом (11)-(23) функционирование устройства [29] как автомата с памятью можно описать в виде последовательности переходов его из нулевого состояния (НС)

в переходное состояние (ПС)

по изменению ID из "0" в "1", а затем возможно в ПС (25) при ID=0, и из ПС (25) обратно в НС (24) или в единичное состояние (ЕС)

и из ЕС (26) в ПС (25) по изменению ID из "1" в "0", а из ПС (25) в НС (24) или обратно в ЕС (25).

Начальный переход устройства [29] из НС (24) (или ЕС (26)) в ПС (25) инициируется переключением ID из "0" в "1" (или из "1" в "0"), и при ID=1 (или ID=0) по ближайшему тактовому сигналу IC=1 формируется сигнал Х6=0 (или Х7=0), по которому первый триггер устанавливается в Х1=1 и дальнейшее функционирование устройства [29] определяется одним из трех случаев длительности TXid=T0id (или T0id): TXid≥(T1ic+2·T0ic); TXid≤T0ic; T0ic<TXid<(T1ic+2·T0ic).

В первом случае при ID=1 (или ID=0) в течение TXid≥(T1ic+2·T0ic) далее при Х1=1 по сигналу Х19=NIC=1 формируется сигнал Х9=0, по которому второй триггер устанавливается в Х2=1 и запрещает формирование Х6=0 (или Х7=0). Затем по Х2=1 и IC=1 формируется Х8=0, сбрасывающий первый триггер в Х1=0, и Х14=ОNС1=0 (или Х15=0), устанавливающий (или сбрасывающий) четвертый триггер в Х4=1 (или Х4=0) так, что запрещается формирование Х6=0 (или Х7=0). Далее при Х1=0 и Х4=1 (или Х4=0) по X19=NIC=1 формируется Х10=0, сбрасывающий второй триггер в Х2=0, и Х16=0 (или Х17=0), устанавливающий (или сбрасывающий) пятый триггер в Х5=1 (или Х5=0), и устройство [29] оказывается в состоянии ЕС (26) (или НС (24)).

Во втором случае TXid≤T0ic и при Х1=1 и IC=0 сигнал ID переключится из "1" в "0" (или из "0" в "1). По Х1=1 и Х19=NIC=1 формируется Х9=0, устанавливающий второй триггер в Х2=1, и Х11=0 (или Х12=0), устанавливающий третий триггер в состояние NX3=0, запрещающее формирование Х14=0 (или Х15=0) при Х2=1 и Х5=0 (или Х5=1). Далее при ID=0 (или ID=1), X2=1 и Х3=1 по IC=1 формируется Х8=0, по которому первый триггер сбрасывается в Х1=0. Затем по NX1=1 и X19=NIC=1 одновременно формируются Х10=0 и Х13=0, по которым второй и третий триггеры сбрасываются в нулевые состояния, и устройство [29] из ПС (25) обратно возвращается в исходное состояние НС (24) (или ЕС (26)).

В третьем случае (при попадании сигнала ID в интервал неопределенности T0ic<TXid<(Tic+T0ic)) устройство будет функционировать неустойчиво, т.е. будет работать как в первом или как во втором случае.

Основным недостатком устройства [29] является аппаратурная сложность (определяется количеством элементов в устройстве и числом связей между ними) и ограниченность его функциональных возможностей (устройство тактовый синхросигнал OCD не формирует, а синхронизированный сигнал OD=X4 вырабатывает попутно), поскольку оно предназначено для помехоустойчивого формирования командного синхроимпульса NОС1=Х14 (19) (или NОС0=Х15 (20)) с заградительной фильтрацией синхронизации как помехи цифрового сигнала ID при длительности его единичной T1id (или нулевой T0id) фазы, не превышающей длительности T0ic нулевой фазы тактового сигнала IC.

Из известных технических решений наиболее близким к предлагаемому является устройство [30], содержащее четыре триггера, двоичный счетчик, например, четырехразрядный, формирующий на кодовом выходе кодовый сигнал С(3:0), восемь элементов И-НЕ, два элемента И, элемент ИЛИ-НЕ, три элемента НЕ, вход синхронизируемого цифрового сигнала ID, вход тактового сигнала IC и один выход, являющийся выходом синхроимпульса ONC1.

Обозначим сигналы на прямых и инверсных выходах триггеров с первого по четвертый через Х1 и NX1,..., Х4 и NX4 соответственно, на выходах элементов И-НЕ с первого по восьмой через Х6,..., X13 соответственно, на выходах первого и второго элементов И через Х14 и Х15 соответственно, на выходе элемента ИЛИ-НЕ через Х16, на выходах первого, второго и третьего элементов НЕ соответственно через X17=!ID=NID, X18=!IC=NIC и Х19=!Х15.

С учетом принятой системы обозначений в процессе работы устройства [30] функционирование его комбинационных элементов описывается формулами:

Введем переменную "G" как признак переходного состояния устройства [30], определенный согласно логической формуле

В процессе функционирования устройства [30] его триггеры функционируют так, что:

первый устанавливается в Х1=1 по Х6=0 или сбрасывается в Х1=0 по Х7=0,

второй устанавливается в Х2=1 по Х8=0 или сбрасывается в Х2=0 по Х9=0,

третий устанавливается в Х3=1 по Х10=0 или сбрасывается в Х3=0 по Х11=0,

четвертый устанавливается в Х4=1 по Х12=0 или сбрасывается в Х4=0 по Х13=0,

а счетчик функционирует так, что по Х1=0 фиксируется в нулевом состоянии С(3:0)=0000, а при Х1=1 по фронту каждого импульса Х14=1, во времени, практически совпадающему со срезом каждого IC, содержимое этого счетчика, определяющее число

увеличивается на единицу.

С учетом (27)-(39) функционирование устройства [30] как автомата с памятью можно описать как последовательность переходов его из нулевого состояния (НС)

в переходное состояние (ПС)

по переходу ID из "0" в "1", а затем возможно в ПС (41) при ID=0, и из ПС (41) обратно в НС (40) или в единичное состояние (ЕС)

и из ЕС (42) в ПС (41) по переходу ID из "1" в "0", а из ПС (41) в НС (40) или обратно в ЕС (42).

Каждый переход из НС (40) в ПС (41) инициируется переключением ID из "0" в "1" так, что при ID=1 по ближайшему тактовому сигналу IC=1 формируется Х6=0, по которому первый триггер устанавливается в Х1=1 и дальнейшее функционирование устройства [30] определяется, в зависимости от длительности Т1id единичной фазы сигнала ID, одним из двух основных условий его работы:

где 16·Tic - порог обнаружения перехода сигнала ID из "0" в "1", определяемый коэффициентом пересчета "16" счетчика и периодом Tic.

В ПС (41) при условии (43) или (44) при ID=1 и Х1=1 и С(3:0) по первому фронту сигнала Х14=MIC счетчик переходит в состояние С(3:0)=0001, практически одновременно вырабатываются сигналы Х16=0, Х15=0, Х6=1, Х7=1, Х12=1, Х13=1, Х19=1 и Х8=0. По сигналу Х8=0 второй триггер устанавливается в Х2=1. После этого по каждому фронту сигнала Х14=NIC содержимое счетчика увеличивается на единицу.

Далее при условии (43) в некоторый момент времени сигнал ID переключается в "0", элемент 10 формирует сигнал Х10=0, по которому третий триггер переключается в Х3=1 и сигналом NX3=0 блокирует работу элемента 12. По шестнадцатому фронту сигнала Х14=NIC=1 счетчик переходит в нулевое состояние С(3:0)=0000, элемент ИЛИ-НЕ вырабатывает сигнал Х16=1 и в течение следующего периода Tic сначала по сигналу IC=1 формируются Х15=IC=1, Х7=NIC=0, первый триггер по Х7=0 сбрасывается в Х1=0 и фиксирует счетчик в нулевом состоянии, а затем по NX1=1 и Х19=NIC=1 одновременно вырабатываются сигналы Х9=IC=0 и Х11=IC=0, по которым второй и третий триггеры сбрасываются в Х2=0 и Х3=0 и устройство [30] при ID=0 возвращается в исходное состояние НС (40), а при ID=1 в начало ПС (41) при Х1=Х2=Х3=Х4=0, Х16=1.

При условии (44) при Х1=1, Х2=1 и NX3=1 по шестнадцатому фронту сигнала Х14=NIC=1 счетчик переходит в нулевое состояние С(3:0)=0000, элемент ИЛИ-НЕ вырабатывает сигнал Х16=1 и в течение следующего периода Tic сначала по сигналу IC=1 формируются Х15=IC=1, Х7=0 и Х12=ОNС1=NIC=0. По Х7=0 первый триггер сбрасывается в Х1=0 и фиксирует счетчик в нулевом состоянии, по Х12=0 четвертый триггер устанавливается в Х4=1 и сигналом NX4=0 блокирует работу первого элемента И-НЕ, а затем по NX1=1 и X19=NIC=1 вырабатывается сигнал Х9=IC=0, по которому второй триггер сбрасываются в Х2=0, и устройство [30] при ID=1 оказывается в состоянии ЕС (42).

Если 16·Tic-T1ic≤T1id≤16·Tic+T0ic, то сигнал ID, по аналогии с определением (6), характеризуется неопределенным временным параметром в интервале длительности Tic. В этом случае, в зависимости от длительности между фронтом сигнала ID и первым фронтом тактовых импульсов IC при ID=1, устройство будет функционировать как при условии (43) или как при условии (44).

Если устройство [30] находится в ЕС (42) и при Х15=IC=1 возникает кратковременная помеха ID=0 длительности T0id≥(T0ic+Tr) (где Tr - минимальная длительность сигнала Х13=0, необходимая для гарантированного сброса четвертого триггера в Х4=0), то в соответствующий момент действия тактового сигнала IC=1 формируется сигнал Х13=0, по которому четвертый триггер сбрасывается в Х4=0. После исчезновения этой помехи устройство [30] при ID=1 оказывается в помеховом ПС (42), и в случае (44) в процессе каждого перехода из этого состояния в ЕС (42) устройство [30} вырабатывает ложный синхроимпульс Х12=ОNС1=0 (33).

По каждому корректному изменению асинхронного сигнала ID(t)=0→1→0 при ID(t)=1 устройство [30] при условии (44) генерирует выходной импульс X12=ONC1=!IC=0 (33) в процессе перехода из ПС (41) в ЕС (42), а также попутно формирует синхронизированный сигнал X4=OD.

Кроме того, при IC=1 по каждому даже кратковременному помеховому изменению асинхронного сигнала ID(t)=1→0→1 при ID(t)=0 в течение T0id≥Tr в процессе перехода по графу ЕС (42)→-помеховое ПС (41)→ЕС (42) устройство [30] генерирует помеховый выходной синхроимпульс Х12=NОС1=!IC=0.

Таким образом, устройство [30] целесообразно применять только для заградительной фильтрации синхронизации изменений сигнала ID(t) в известном заранее переходном процессе длительности Тпп<(16·Tic-T1ic) при условии (43), а после перехода в ЕС (42) при условии (44) входной сигнал ID=1 устойчив, т.е. далее во времени отсутствуют помеховые изменения сигнала ID(t) из "1" в "0" при IC=1.

Основным недостатком устройства [30] является аппаратурная сложность (при построении устройства недостаточно полно использованы принципы суперпозиции логических функций и функциональные возможности составных частей устройства, например, сигналы Х9 (30) и Х11 (32) идентичны, при Х1=0 счетчик асинхронно зафиксирован в нулевом состоянии и на его тактовый вход может быть подан сигнал NIC с второго элемента НЕ с исключением первого элемента И), низкая помехоустойчивость в состоянии ЕС (42) и ограниченность его функциональных возможностей (устройство тактовый синхросигнал OCD не формирует, а синхронизированный сигнал OD=X4 вырабатывает попутно), поскольку устройство [30] предназначено для помехоустойчивого формирования командного синхроимпульса Х12=ONC1 (33) с заградительной фильтрацией синхронизации цифрового сигнала ID как помехи только для заградительной фильтрации изменений сигнала ID(t) в известном заранее переходном процессе длительности Тпп при работе устройства при условии (43), а при условии (44), после перехода устройства в ЕС (42), входной сигнал ID=1 устойчив, т.е. далее во времени отсутствуют помеховые изменения сигнала ID из "1" в "0".

Предлагаемым изобретением решается задача упрощения устройства, повышения помехоустойчивости и комплексного расширения его функциональных возможностей за счет выполнения с помощью входных тактовых импульсов IC полной функции тактовой синхронизации входного синхронизируемого цифрового сигнала ID (формирования на первом и втором выходах устройства синхронизированного сигнала OD и его тактового синхросигнала OCD соответственно) с программируемым временным порогом заградительной фильтрации синхронизации цифрового сигнала ID как помехи при длительности нулевой T0id или единичной T1id фазы помехи, не превышающей программируемой пороговой длительности (P·Tic), определенной согласно (4).

Для достижения этого технического результата в устройство тактовой синхронизации цифрового сигнала, содержащее два триггера с инверсными асинхронными входами сброса и установки, два элемента И-НЕ, двоичный счетчик, содержащий тактовый вход и асинхронный инверсный вход сброса, элемент ИЛИ-НЕ, вход синхронизируемого цифрового сигнала, тактовый вход и первый выход, дополнительно введены вход Логической "1", второй выход, элемент ИЛИ, элемент Исключающее ИЛИ и кодовый вход программирования пороговой длительности заградительной фильтрации синхронизации входного цифрового сигнала как помехи, причем каждый из триггеров дополнительно содержит тактовый вход и информационный вход, счетчик является синхронным и дополнительно снабжен информационным кодовым входом, являющимся кодовым входом программирования длительности заградительной фильтрации синхронизации входного цифрового сигнала как помехи, прямым входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, прямой выход первого триггера является выходом синхронизированного сигнала и первым выходом устройства, информационный вход второго триггера соединен с выходом элемента ИЛИ-НЕ, первый вход которого соединен с первым входом первого элемента И-НЕ и выходом второго элемента И-НЕ, вход синхронизируемого цифрового сигнала устройства соединен с первым входом элемента Исключающее ИЛИ, второй вход которого соединен с инверсным выходом и информационным входом первого триггера, тактовый вход которого соединен с прямым выходом второго триггера, являющимся выходом тактового синхросигнала и вторым выходом устройства, вход Логической "1" которого соединен с входами сброса и установки обоих триггеров и входом разрешения счета счетчика, вход разрешения записи которого соединен с выходом элемента ИЛИ, тактовый вход устройства соединен с тактовыми входами второго триггера и счетчика, вход сброса которого соединен с выходом первого элемента И-НЕ, второй вход которого соединен с выходом элемента Исключающее ИЛИ и одним из входов элемента ИЛИ, остальные входы которого соединены с разрядными выходами кодового выхода счетчика, разрядные выходы старших разрядов которого соединены с входами второго элемента И-НЕ, а разрядный выход младшего разряда кодового выхода счетчика соединен с вторым входом элемента ИЛИ-НЕ.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение элемента ИЛИ, элемента Исключающее ИЛИ, входа Логической "1", кодового входа программирования пороговой длительности заградительной фильтрации синхронизации входного синхронизируемого сигнала как помехи, второго выхода) предлагаемого устройства, которые, по сравнению с прототипом [30], упрощают устройство, повышают помехоустойчивость и комплексно расширяют его функциональные возможности за счет выполнения с помощью входных тактовых импульсов IC полной функции тактовой синхронизации входного синхронизируемого цифрового сигнала ID (формирования на первом и втором выходах устройства синхронизированного сигнала OD и его тактового синхросигнала OCD соответственно) с программируемым временным порогом заградительной фильтрации синхронизации входного цифрового сигнала ID как помехи при длительности нулевой T0id или единичной T1id фазы помехи, не превышающей программируемой пороговой длительности P·Tic, определенной согласно (4).

На чертеже приведена электрическая функциональная схема устройства для тактовой синхронизации цифрового сигнала, содержащая первый 1 и второй 2 триггеры, каждый из которых содержит инверсные асинхронные входы сброса и установки, тактовый вход срабатывания по фронту, информационный вход и прямой и инверсный выходы, первый 3 и второй 4 элементы И-НЕ, элемент 5 ИЛИ-НЕ, синхронный двоичный счетчик 6, например, четырехразрядный, содержащий кодовый вход, кодовый выход, прямой вход разрешения счета, тактовый вход срабатывания по фронту, инверсный асинхронный вход сброса и инверсный вход разрешения записи, приоритетный относительно входа разрешения счета, элемент 7 ИЛИ, элемент 8 Исключающее ИЛИ, вход 9 синхронизируемого цифрового сигнала, являющийся первым входом элемента 8 Исключающее ИЛИ, второй вход которого соединен с инверсным выходом и информационным входом первого триггера 1, вход 10 Логической "1", соединенный с входами сброса и установки первого 1 и второго 2 триггеров и входом разрешения счета счетчика 6, вход разрешения записи которого соединен с выходом элемента 7 ИЛИ, тактовый вход 11, соединенный с тактовыми входами второго триггера 2 и счетчика 6, кодовый вход 12 программирования пороговой длительности заградительной фильтрации синхронизации входного синхронизируемого цифрового сигнала как помехи, являющийся кодовым входом счетчика 6, первый выход, являющийся выходом синхронизированного сигнала и прямым выходом первого триггера 1, и второй выход, являющийся выходом тактового синхросигнала, который соединен с тактовым входом первого триггера 1 и прямым выходом второго триггера 2, информационный вход которого соединен с выходом элемента 5 ИЛИ-НЕ, первый вход которого соединен с первым входом первого элемента 3 И-НЕ и выходом второго элемента 4 И-НЕ, вход сброса счетчика 6 соединен с выходом первого элемента 3 И-НЕ, второй вход которого соединен с выходом элемента 8 Исключающее ИЛИ и одним из входов элемента 7 ИЛИ, остальные входы которого соединены с разрядными выходами кодового выхода счетчика 6, разрядные выходы старших разрядов которого соединены с входами второго элемента 4 И-НЕ, а разрядный выход младшего разряда кодового выхода счетчика 6 соединен с вторым входом элемента 5 ИЛИ-НЕ.

Обозначим сигналы на прямых выходах первого 1 и второго 2 триггеров через Х1=OD и X2=OCD соответственно, на инверсном выходе первого триггера как NX1=NOD, на выходах первого 3 и второго 4 элементов И-НЕ через Х3 и Х4 соответственно, на выходах элементов 5, 7 и 8 через Х5, Х7 и Х8 соответственно, на входах 9 и 11 через X9=ID и Х11=IC соответственно, на кодовом входе 12 через Р(3:0), на кодовом выходе счетчика 6 через С(3:0), где РЗ (или СЗ) разрядная цифра ("0" или "1") старшего разряда кода Р(3:0) (или С(3:0)).

С учетом принятой системы обозначений в процессе работы предлагаемого устройства функционирование его комбинационных элементов описывается следующими формулами:

где переменная Х3 (45) является обобщенным признаком переходного состояния предлагаемого устройства, определяющим однозначно состояние устройства так, что при Х3=0 оно находится в нулевом состоянии (НС)

или в единичном состоянии (ЕС)

а при Х3=1 - в переходном состоянии (ПС)

Как синхронный автомат с памятью четырехразрядный синхронный счетчик 6 может быть реализован, например, непосредственно как счетчик ИЕ10 (микросхема любой из серий 533, 555,1533, 1554), у которого прямые входы разрешения счета и переноса соединены с входом 10 Логической "1", тактовый вход срабатывания по фронту соединен с тактовым входом 11 тактового сигнала Х11=IC, асинхронный инверсный вход сброса соединен с выходом сигнала ХЗ первого элемента 3 И-НЕ, приоритетный (по сравнению с входом разрешения счета) инверсный вход разрешения записи соединен с выходом сигнала Х7 (48) элемента 7 ИЛИ, информационные входы соединены с разрядными линиями кодового входа 12 кода Р(3:0), а информационные разрядные выходы кода С(3:0) соединены с соответствующими входами элементов 4, 5 и 7.

В процессе работы данного устройства синхронный счетчик 6 при Х3=0 фиксируется в нулевом состоянии С(3:0)=0000, а при Х3=1 по тактовым импульсам X11=IC и сигналу разрешения записи Х7 (48) функционирует так, что при Х7=0 по фронту тактового импульса IC в счетчик 6 записывается с кодового входа 12 код Р(3:0) программирования пороговой длительности P·Tic заградительной фильтрации синхронизации входного цифрового сигнала ID как помехи, и счетчик 6 переходит в исходное состояние С(3:0)=Р(3:0) отсчета порогового числа "Р", определенного выражениями:

а при Х7=1 по фронту каждого тактового импульса IC содержимое (С(3:0)) (39) счетчика 6 увеличивается на единицу.

С учетом сказанного выше далее работу предлагаемого устройства опишем как цепочку переходов из одного состояния в другое в виде последовательности или чередования двух следующих графов переходов (ГП1) и (ГП2):

В исходном состоянии устройство находится в НС (50) (или ЕС (51)) при OD=ID, и в каждом случае функционирования по (55) или (56) каждый переход сигнала ID из "0" в "1" (или из "1" в "0") отмечается сбросом сигнала Х8 (49) в Х8=0, переводящим устройство в начало ПС (52) при Х8=0 (т.е. OD≠ID) и Х7=0, разрешающем запись в счетчик 6 кода Р(3:0) по ближайшему фронту тактового сигнала IC=Х11.

В случае (55), если сигнал ID как помеха "1" (или "0") оканчивается раньше ближайшего фронта тактового сигнала IC, то с возвратом входного цифрового сигнала в ID в исходное состояние "0" (или "1") устройство из ПС (52) возвращается в НС (50) (или ЕС (51)), а если во времени помеха ID=1 (или ID=0) попадает в зону синхронизации счетчика 6 по IC, то при Х7=0 по первому ближайшему фронту IC счетчик 6 устанавливается в начальное состояние С(3:0)=Р(3:0), сигнал Х7 устанавливается в Х7=1, и далее при Х3=1 и Х7=1 по каждому фронту тактового сигнала IC содержимое счетчика 6 увеличивается на "1". Но затем в течение рассматриваемого текущего отрезка времени P·Tic помеха ID=1 (или ID=0) оканчивается раньше перехода счетчика 6 в состояние С(3:0)=1110, и с возвратом входного цифрового сигнала в ID в исходное состояние "0" (или "1") устройство из ПС (52) асинхронно возвращается в НС (50) (или ЕС (51)).

В случае функционирования устройства согласно (56) при Х7=0 по первому ближайшему фронту IC счетчик 6 устанавливается в начальное состояние С(3:0)=Р(3:0) отсчета временного порога P·Tic перехода счетчика 6 в состояние С(3:0)=1110, сигнал Х7 устанавливается в Х7=1. Далее при Х3=1 и Х7=1 по каждому фронту тактового сигнала ID содержимое счетчика 6 увеличивается на единицу. Затем в некоторый момент рассматриваемого отрезка времени, не большего длительности P·Tic, счетчик 6 переходит в состояние С(3:0)=1110, сигнал Х4 сбрасывается в Х4=0, а сигнал Х5 устанавливается в Х5=1. При Х4=0 и Х5=1 по очередному фронту тактового сигнала IC счетчик 6 переходит в состояние С(3:0)=1111, сигнал Х5 сбрасывается в Х5=0, а триггер 2 устанавливается в Х2=1 и вырабатывает выходной синхросигнал X2=OCD=1, по фронту которого триггер 1 переключается в Х1=1 (или Х1=0) и вырабатывает выходной синхронизированный сигнал OD=X1=1 (или OD=X1=0). Далее при Х4=0 и Х5=0 по очередному фронту тактового сигнала IC триггер 2 и счетчик 6 сбрасываются в нулевые состояния Х2=0 и С(3:0)=0000 соответственно, сигнал Х4 устанавливается в Х4=1, а состояние устройства определяется значением входного синхронизируемого сигнала X9=ID так, что устройство при ID=1 (или ID=0) переходит в состояние ЕС (51) (или НС (50)), а при ID=0 (или ID=1) оказывается в начале следующего ПС (52) при С(3:0)=0000, Х3=1 и Х7=0.

Появление на входе 9 устройства сигнала ID с неопределенным временным параметром (6) вызывает формирование сигнала Х8=0, длительность Т0Х8 которого определяется соотношением

В рассматриваемом случае после перехода элемента 8 в Х8=0 через время dT по ближайшему фронту тактового сигнала IC счетчик 6 устанавливается в начальное состояние С(3:0)=Р(3:0) отсчета временного порога P·Tic перехода счетчика 6 в состояние С(3:0)=1110, а сигнал Х7 устанавливается в Х7=1. Дальнейшая работа устройства определится длительностью времени (T0X8-dT) так, что устройство функционирует при (T0X8-dT)<(P·Tic) согласно ГП (55), а при (Т0Х8-dT)>P·Tic согласно (56), что было описано ранее.

Из изложенного выше следует, что функционирование предлагаемого устройства во времени как автомата с памятью представляет собой цепочку переходов из одного состояния в другое в виде последовательности или чередования графов переходов ГП1 (55) и ГП2 (56).

Таким образом, непосредственно из описаний технических решений прототипа [30] и заявляемого устройства тактовой синхронизации цифрового сигнала следует, что благодаря существенным признакам предлагаемое устройство значительно проще прототипа (устройство содержит всего восемь элементов, а прототип 19), в состоянии (51) устройство помехоустойчивее прототипа в состоянии (42) и по сравнению с ним имеет значительно расширенные функциональные возможности за счет выполнения с помощью входных тактовых импульсов IC полной функции тактовой синхронизации входного цифрового сигнала ID (формирования на первом и втором выходах устройства синхронизированного сигнала OD и его тактового синхросигнала OCD соответственно) с программируемым временным порогом заградительной фильтрации синхронизации цифрового сигнала ID как помехи при длительности нулевой Т0id или единичной Т1id фазы помехи, не превышающей пороговой длительности P·Tic.

При использовании данного устройства для построения синхронной цифровой системы входной асинхронный цифровой сигнал ID при вводе команды является командным, а при вводе данных представляет собой последовательный код любого самосинхронизирующегося двухуровневого кода, например манчестерского, Миллера и т.п.

В первом случае в цифровой системе по аргументам OD=X1 и OCD=X2 формируется командный синхросигнал OD&OCD (или !OD&OCD) для ввода требуемой команды по фронту соответствующего тактового импульса IC.

Во втором случае в цифровой системе осуществляется ввод данных в процессе декодирования синхронизированного сигнала OD последовательного самосинхронизирующегося двухуровневого кода с помощью тактового синхросигнала OCD этого кода и тактовых импульсов IC.

Литература

1.А.С. СССР 1524181, Н 03 М 5/00, 5/14. Устройство для декодирования манчестерского кода / О.Д.Алексеенко, С.И.Алмаев, М.Г.Долгих, Э.П.Ващилин и Т.И.Смоленская. - Опубл. 1989. БИ №43.

2. Потемкин И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988. - 320 с. ил, с.244-252: Глава 8. Схемы приема внешних сигналов.

3. Основы организации систем цифровых связей в сложных иформационно-измерительных комплексах/ В.А.Ацюковский, В.Г.Бобров, А.Л.Невдяева и др. - М: Энергоатомиздат, 2001. - 96 с. ил. (Б-ка энергетика).

4. С.М.Сухман, А.В.Бернов, Б.В.Шевкопляс. Синхронизация в телекоммуникационных системах. Анализ инженерных решений. - М.: Эко-Трендз, 2002. - 272 с.: ил.

5. Микроэлекгронные устройства автоматики: Учебн. пособие для вузов/ А.А.Сазонов, А.Ю.Лукичев, В.Т.Николаев и др.; под ред. А.А.Сазонова. - М: Энергоатомиздат, 1991. - 384 с.: ил. - 512 с.: ил. С.298-304, 5.3. Паразитные связи.

6. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения: Справочник - 2-е изд., перераб. и доп. - 1990. - 512 с.: ил.

7. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. - 528 с. ил.

8. Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. - М.: Мир, 2001. - 379 с. ил.

9. Бойко Е.П. и др. Схемотехника электронных систем. Цифровые устройства /Авторы: В.И.Бойко, А.Н.Гуржий, В.Я.Жуйков, А.А.Зорин, В.М.Спивак, В.В.Багрий. - СПб.: БХВ-Петербург, 2004. - 512 с. ил.

10. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной технике. Л.: Энергоатомиздат. Ленингр. отд-ние. 1986. - 280 с.: ил. Импульсные устройства на микросхемах - с.202-276.

11. Гутников B.C. Интегральная электроника в измерительных устройствах. - 2-е изд., перераб. и доп. - 1988. - 304 с.: ил. С.177, Рис.6.8. Схема устройства синхронизации.

12. А.с. СССР 544114, Н 03 К 5/13. Устройство для синхронизации импульсов/ В.И. Ильин и Г.Л. Силин. - Опубл. 1977. БИ №3.

13. А.с. СССР 552687, Н 03 К 5/13. Формирователь одиночных импульсов, синхронизированных тактовой частотой/ Г.Л.Силин, В.И.Ильин, С.М.Пахомов и Г.А. Зуев. - Опубл. 1977. БИ №12.

14. А.с. СССР 645249, Н 03 К 5/01. Устройство для выделения импульса из непрерывной импульсной последовательности/ И.Л. Абросимов. - Опубл. 1979. БИ №4.

15. А. с. СССР 661753, Н 03 К 5/153. Устройство для синхронизации импульсов/А.С. Чередниченко, Е.А. Евсеев и А.Н. Горбунов. - Опубл. 1979. БИ №17.

16. А.с. СССР 680160, Н 03 К 5/13. Устройство для синхронизации импульсов/ В.И.Ильин, Л.П.Князева и Г.Л.Силин. - Опубл. 1979. БИ №30

17. А.С. СССР 716144, Н 03 К 5/13, Н 03 К 5/01. Синхронизирующее устройство/ Е.В.Стриженов и Т.В.Алтунов. - Опубл. 1980. Бюл. №6.

18. А.с. СССР 703900, Н 03 К 5/13. Устройство синхронизации/ Н.А.Кукин. - Опубл. 1979. БИ №46.

19. А.с. СССР 739721, Н 03 К 5/13.Устройство для синхронизации импульсов/ Н.Н.Макаров и М.Я.Эйнгорин. - Опубл. 1980. БИ №21.

20. А.с. СССР 741440, Н 03 К 5/13. Устройство для синхронизации импульсов/ В.Э.Вершков и М.П.Шервуд. - Опубл. 1980. БИ №22.

21. А.с. СССР 744947, Н 03 К 5/13. Устройство для синхронизации импульсов/ Л.Н.Герасимов, Л.Т.Сапега и Д.В.Ползунова. - Опубл. 1980. БИ №24.

22. А.с. СССР 754661, Н 03 К 5/13. Устройство синхронизации/Ф.С.Власов, А.Т.Еремин, В.И.Позамантир и О.А.Райков. - Опубл. 1980. БИ №29.

23. А.с. СССР 790209, Н 03 К 5/13. Формирователь импульсов/А.С.Чередниченко, В.А.Евсеев, А.Н.Горбунов и Ю.А.Плужников. - Опубл. 1980. БИ №47.

24. А.с. СССР 790212, Н 03 К 5/13. Устройство синхронизации импульсов/ С.В.Смирнов и В.В.Скрябин. - Опубл. 1980. БИ №47.

25. А.с. СССР 864528, Н 03 К 5/13. Устройство синхронизации импульсов/ С.В.Смирнов и М.П.Смирнова. - Опубл. 1981. БИ №34.

26. А.с. СССР 864529, Н 03 К 5/13. Формирователь одиночных импульсов, синхронизированных тактовой частотой/ П.П.Никонович, Б.П.Царев и Г.А. Хайтин. - Опубл. 1981. БИ №34.

27. А.с. СССР 898601, Н 03 К 5/05. Устройство тактовой синхронизации/ М.М.Бекеша, Н.Н.Фролов и В.А.Фокин. - Опубл. 1982. БИ №2.

28. А.с. СССР 930614, Н 03 К 5/00. Устройство для синхронизации импульсов/ Н.С.Бибик, А.Г.Касьянов, П.П.Никонович и Л.Я.Портянко. - Опубл. 1982. БИ №19.

29. А.с. СССР 940285, Н 03 К 5/13. Устройство для синхронизации импульсов/ Н.Н.Макаров. - Опубл. 1982. БИ №24.

30. А.с. СССР 1069144, Н 03 К 5/13. Устройство для синхронизации сигналов/ Н.Н.Макаров. - Опубл. 1984. БИ №3 (Прототип).

31. А.с. СССР 1018215, Н 03 К 5/135. Формирователь импульсов/ Н.А.Бадыштов, А.А.Сорокин, Г.Н.Шестаков и Е.Н.Старостенкова. - Опубл. 1983. БИ №18.

32. А. с. СССР 1019610, Н 03 К 5/13. Устройство для формирования синхронизированных импульсов/ С.В.Смирнов, Ф.Г.Киндиренко и А.Ф.Толочко. - Опубл. 1983. БИ №19.

33. А. с. СССР 1050102, Н 03 К 5/01. Формирователь импульсов/ В.В.Скрябин и С.В.Смирнов. 1983. БИ №39.

34. А.с. СССР 1061254, Н 03 К 5/01. Устройство для выделения одиночного импульса/ Я.В.Коханый. - Опубл. 1983. БИ №46.

35. А.с. СССР 1144187, Н 03 К 5/01. Устройство для выделения одиночного импульса/ И.А.Рогачевский, Б.М.Сирота и А.В.Шинкаренко. - Опубл. 1985. БИ №9.

36. А.с. СССР 1145471, Н 03 К 5/135. Устройство тактовой синхронизации/ А.Л.Ратанов и Д.М.Манкевич. - Опубл. 1985. БИ №10.

37. А.с. СССР 1160550, Н 03 К 5/135. Формирователь одиночного импульса/ Г.Ю.Козодаев и С.К.Харин. 1985. БИ №21.

Устройство тактовой синхронизации цифрового сигнала, содержащее два триггера с инверсными асинхронными входами сброса и установки, два элемента И-НЕ, двоичный счетчик, содержащий тактовый вход и асинхронный инверсный вход сброса, элемент ИЛИ-НЕ, вход синхронизируемого цифрового сигнала, тактовый вход и первый выход, отличающееся тем, что оно дополнительно содержит вход Логической "1", второй выход, элемент ИЛИ, элемент Исключающее ИЛИ и кодовый вход программирования пороговой длительности заградительной фильтрации синхронизации входного цифрового сигнала как помехи, причем каждый из триггеров дополнительно содержит тактовый вход и информационный вход, счетчик является синхронным и дополнительно снабжен кодовым входом, являющимся кодовым входом программирования длительности заградительной фильтрации синхронизации входного цифрового сигнала как помехи, прямым входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, прямой выход первого триггера является выходом синхронизированного сигнала и первым выходом устройства, информационный вход второго триггера соединен с выходом элемента ИЛИ-НЕ, первый вход которого соединен с первым входом первого элемента И-НЕ и выходом второго элемента И-НЕ, вход синхронизируемого цифрового сигнала устройства соединен с первым входом элемента Исключающее ИЛИ, второй вход которого соединен с инверсным выходом и информационным входом первого триггера, тактовый вход которого соединен с прямым выходом второго триггера, являющимся выходом тактового синхросигнала и вторым выходом устройства, вход Логической "1" которого соединен с входами сброса и установки обоих триггеров и входом разрешения счета счетчика, вход разрешения записи которого соединен с выходом элемента ИЛИ, тактовый вход устройства соединен с тактовыми входами второго триггера и счетчика, вход сброса которого соединен с выходом первого элемента И-НЕ, второй вход которого соединен с выходом элемента Исключающее ИЛИ и одним из входов элемента ИЛИ, остальные входы которого соединены с разрядными выходами кодового выхода счетчика, разрядные выходы старших разрядов которого соединены с входами второго элемента И-НЕ, а разрядный выход младшего разряда кодового выхода счетчика соединен с вторым входом элемента ИЛИ-НЕ.