Устройство для модификации адресов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 02.Х.1967 (№ 1186693/18-24) с присоединением заявки №

Приоритет

Опубликовано 18.V11.1969. Бюллетень № 24

Кл. 42m3, 9/20

МПК G 06f

УДК 681.326.33 (088.8) Комитет по делам изобретений и открытий при Совете Министров

Заявитель

УСТРОИСТВО ДЛЯ МОДИФИКАЦИИ АДРЕСОВ

МНОЖИТЕЛЬНОГО УСТРОЙСТВА ЦИФРОВОЙ

ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

Известны устройства для модификации адресов цифровой вычислительной машины, содержащие регистр, устройство управления, триггеры, формирователи потенциалов и логические схемы.

Известные устройства не позволяют выполнять операцию умножения способом, требующим небольшого количества оборудования без увеличения времени на выполнение операции.

Предлагаемое устройство аналогичного назначения отличается тем, что, с целью его упрощения и повышения быстродействия, в нем формирователь потенциала выборки первого операнда устройства управления подключен ко входам первой и второй схем «И», формирователь потенциала выборки второго операнда подключен ко входам третьей и четвертой схем «И». Единичный выход триггера нечетного разряда произведения соединен с другими входами второй и третьей схем «И», а его нулевой выход — со входами первой и четвертой схем «И». Выходы первой и третьей схем «И» через потенциальную схему «ИЛИ» подключены ко входам пятой, шестой и седьмой схем «И», выход формирователя такта коррекции устройства управления и выход формирователя такта восстановления устройства управления соединены соответственно со входами пятой и седьмой схем «И» и через другую потенциальную схему «ИЛИ» и схему

«НЕ» — с другими входами второй, четвертой и шестой схем «И». Единичный выход усилителя считывания запоминающего устройства цифровой вычислительной машины соединен с импульсными входами первого и второго клапанов и со входом первой импульсной схемы

«ИЛИ», нулевой выход усилителя соединен с импульсными входами третьего, четвертого и пятого клапанов и со входами первой и вто10 рой импульсных схем «ИЛИ». Выход формирователя потенциалов первого цикла устройства управления подключен к пот.нциальному входу первого клапана, выход которого соединен со входом второй импульсной схемы

15 «ИЛИ», выходы импульсных схем «ИЛИ» соединены соответственно с импульсными входами шестого и седьмого клапанов. Потенциальные входы второго, третьего, четвертого, пятого, шестого и седьмого клапанов соеди20 иены соответственно с выходами седьмой, второй, четвертой, пятой и шестой схем «И». Выход формирователя потенциала такта записи результата устройства управления соединен с потенциальным входом пятого клапана, выход

23 которого подключен к счетному входу триггера нечетного разряда произведения и входу третьей импульсной схемы «ИЛИ», другие входы которой соединены с выходами второго, третьего и четвертого клапанов, выходы

30 шестого, седьмого клапанов и третьей импуль249()о7

3 спой схемы «ИЛИ» соединены соответственно со входами по « — 2», по «+1» и по « — 1» регистра адреса оперативного запоминающего устройства.

Устройство выполняет модификацию адресов сомножителей и произведения.

Перемножаемые числа могут быть представлены в позиционной двоично-кодированной системе счисления с произвольным основанием, кроме основания 2. Разрядность сомножителей может быть произвольной.

Работа схемы блока описана применительно к десятичной системе счисления.

Умножение выполняется по способу последовательного получения разрядов произведения, начиная с младшего. Каждый сомножитель ограничен слева и справа. Границей слева служит единица в специальном двоичном разряде старшей цифры числа. Границей справа служит единица в том же разряде, находящаяся в цифре по адресу А+1, где А— адрес младшей цифры числа. Старший разряд числа находится по адресу А — n, где и — количество разрядов в числе.

Приведенный ниже пример поясняет алгоритм, по которому выполняется умножение

123Х45=

3Х 5=

1+4 ХЗ+5Х 2=

2 —,1 Х 5+2Х 4=

1+ 4Х 1= — 15— — 23— — 15—

5 >-разряды результата 5535 -разряды переноса

Операция начинается с выборки и перемножения младших разрядов чисел, хранящихся в ЗУ по адресам А, и А (3 и 5); после выборки этих разрядов адреса чисел соответствующим образом модифицируются (см. табл.).

Младший разряд полученного произведения (5) записывается в ЗУ как младший разряд результата по адресу Аз, а старший (1) образует «перенос», учитываемый при вычислении разряда десятков.

Затем перемножаются разряды, хранящиеся по адресам Аг — 1 и А1 (4Р,З), А2 и Ai — 1 (5 Q 2). Получаемые произведения суммируются между собой и с «переносом». Младший разряд этой суммы (3) записывается по адресу Аг — 1 как разряд десятков, а старший разряд (2) учитывается при вычислении разряда сотен.

Для вычисления одного разряда произведения перемножаются те разряды сомножителей, которые дают произведение с тем же весом, что и вес вычисляемого разряда результата.

Поэтому при вычислении одного разряда произведения адрес одного сомножителя изменяется на + 1, адрес другого — на — 1. Сумма адресов, а следовательно, и вес вычисляемых произведений остаются постоянными.

Окончание вычисления одного разряда произведения и переход на вычисление другого разряда происходит, если при переборе разрядов хотя бы в одном сомножителе встречается единица в специальном разряде (разряде границы числа). После обнаружения границы одного из сомножителей выполняется восстановление или коррекция адресов, т. е. адреса подготавливаются к вычислению следующего разряда произведения. При восстановлении выполняется «возврат в число», а при коррекции адрес одного из сомножителей из м ен я ется н а — 2.

Для выборки разряда одного из сомножи10 телей из оперативного запоминающего устройства происходит обращениекэтому устройству по адресу данного сомножителя. Затем схема модификации выполняет модификацию этого адреса на + 1, — 1 или — 2. Порядок модифи15 кации адресов в приведенном выше примере поясняет следующая таблица.

Таолицца

Потенциалы выполняемых операций

Значения адресов после выполнения действия

Выполняемое

Порядок модифидействие кации

П„Ц, П„U1

rI„ПВ

Пз. А1+1

Аг — 1

А1

Аз — 1

А,+1

Аг — 1 (А,+1) — 1

Аз — 1

3Х5

3р 1 —:4ХЗ вЂ”:5Х2

Пь Ц

П„Ц, П, П

П„ПВ

rIs

Аз

А1 — 1

Аз+1

А1 — 2

А, Аз — 2 (Аг — 1) -+-1

А1 — 1

Аз+1 (А1 — 1) — 1 (Аз+1) — 1 (Аз — 1) — 1

2-:1Х5 †:2Х4

П„Ц, Пг> Ц1

П1

Пг (Аг — 2) +1

Аг — 1 (А — 1) -+-1 не изменяется

Аг — 2 (Аз — 2) — 1

А1 — 1

Аг — 1

А1

Аг — 1

П1, ПК

Пз

А,— 2

Аз — 3

1+4Х 1

П.„Ц, П,, Ц, (А,— 1) +1 не изменяется (Аз — 3) — 1

Аг

А1 — 2

Пз

Аа — 4

Операция заканчивается

В таблице применены следующие условные

5р обозначения:

Аь Аг, Аз — начальные значения адресов

1-ro и 2-го сомно?кителей и произведения;

П1 — потенциал выборки разряда 1-го операнда (по адресу Ai +. i);

55 П2 — потенциал выборки разряда 2-ro операнда (по адресу Аг +- i);

Пз — потенциал записи результата (по адресу Аз — i), где i = О, 1,2...;

П — потенциал восстановления адреса;

60 ПК вЂ” потенциал коррекции адреса;

Ö вЂ” потенциал 1-го цикла, цикла вычисления первого произведения при вычислении каждого разряда окончательного результата.

Все перечисленные сигналы формируются

65 в устройстве управления. В таблице опущены

249057 потенциалы, по которым выполняется вычисление произведений и сумм. В этих действиях модификация адресов A<, A>, A> не выполняется.

Изображенная на чертеже блок-схема блока модификации выполняет модификацию адресов в соответствии с таблицей и обеспечивает необходимую последовательность модификации адресов при любых произвольных комбинациях длин сомножителей.

Описанный алгоритм изменения адресов реализуется схемой предлагаемого устройства.

Выход формирователя 1 потенциала выборки 1-го операнда устройства управления 2 соединен со входами схем «И» 8 и 4, выход формирователя 5 потенциала выборки 2-го сомножителя устройства 2 соединен со входами схем «И» б и 7.

Единичный выход триггера 8 нечетного разряда произведения соединен со входами схем

«И» 4 и б, нулевой выход этого триггера соединен со входами схем «И» 8 и 7. Выходы схем «И» 8 и б соединены со входом схемы

«ИЛИ» 9, выход которой соединен со входами схем «И» 10, 11 и 12.

Выход формирователя 18 потенциала коррекции устройства управления 2 соединен со входом схемы «ИЛИ» 14 и входом схемы

«И» 10. Выход формирователя 15 потенциала восстановления устройства 2 соединен со входом схемы «ИЛИ» 14 и входом схемы «И» 12.

Выход схемы «ИЛИ» 14 через схему «НЕ» 16 соединен со входами схем «И» 4, 7 и 11.

Единичный выход усилителя 17 считывания разряда границы числа оперативного запоминающего устройства 18 соединен со входами схемы «ИЛИ» 19 и входами клапанов 20 и 21.

Нулевой выход усилителя считывания соединен со входами клапанов 22 — 24 и входами схем «ИЛИ» 19 и 25. Второй вход последней соединен с выходом клапана 20.

Выходы схем «ИЛИ» 19 и 25 соединены со входами клапанов 26 и 27 соответственно.

Выход формирователя 28 потенциала 1-го цикла устройства управления 2 соединен со входом клапана 20.

Выход формирователя 29 потенциала записи результата устройства 2 соединен со входом клапана 24.

Выходы схем «И» 4, 7, 10 — 12 соединены со входами клапанов 22, 28, 26, 27 и 21 соответственно.

Выходы клапанов 21 — 24 соединены со входами схемы «ИЛИ» 30. Выход клапана 24 соединен со счетным входом триггера 8.

Выход клапана 26 соединен со входом счета по « — 2» регистра адреса 81, выход клапана

27 — с входом счета по «+!» того же регистра, а выход схемы «ИЛИ» 80 — со входом счета по « — 1» того же регистра.

Блок модификации работает следующим образом.

Если вычисляется нечетный разряд произведения (1-й, 3-й и т. д.), то триггер 8 находится в состоянии «О». Если при этом с формирова5

65 теля 1 устройства управления 2 поступает потенциал выборки 1-го операнда, то сигнал со схемы «И» 8 через схему. «ИЛИ» 9 поступает на схемы «И» 10 11 и 12. Если при этом нет ни одного из потенциалов коррекции и восстановления, то сигнал со схемы «ИЛИ» 14 через схему «НЕ» 16 поступает:на схему «И» 11.

Если при этом с нулевого выхода усилителя

17 считывания поступает импульс на 1-й вход схемы «ИЛИ» 25 или с единичного выхода усилителя 17 через клапан 20 по потенциалу формирователя 28 проходит импульс на 2-й вход схемы «ИЛИ» 25, то на выходе схемы

«ИЛИ» 25 появляется импульс, который проходит через клапан 27 на вход счета по «+ 1» регистра адреса 81. Модификация выполняется таким же образом, если на вход схемы

«ИЛИ» 9 поступает сигнал со схемы «И» 6, который появляется в том случае, если поступает сигнал с единичного входа триггера 8 и формирователя 5 (потенциал выборки 2-го операнда). Если на выходе схемы «ИЛИ» 9 имеется сигнал, а на вход схемы «И» 11 со схемы «НЕ» 16 сигнал не поступает, то на выходе схемы «И» П сигнал не появляется. Это имеет место в том случае, если на выходах формирователей 18 и 15 появляются сигналы, В случае появления сигнала на формирователе 18 (потенциал коррекции) появляется сигнал на выходе схемы «И» 10, по которому через клапан 26 проходит импульс из схемы

«ИЛИ» 19 на вход счета по « — 2» регистра 81.

На входах схемы «ИЛИ» 19 собираются сигналы с нулевого и единичного выходов усилителя 17. Если при наличии сигнала на выходе схемы «ИЛИ» 9 с формирователя 15 поступает сигнал на вход схемы «И» 12, то на выходе этой схемы появляется сигнал, по которому через клапан 21 и схему «ИЛИ» 80 проходит импульс с единичного выхода усилителя 17 на вход счета по « — 1» регистра адреса 81. Если на выходе схемы «НЕ» 16 появляется сигнал, то разрешается появление сигналов на выходах схем «И» 4 и 7.

Сигнал на выходе схемы «И» 4 появляется в том случае, если на входы этой схемы поступают сигналы с формирователя 1 и единичного выхода триггера 8.

Сигнал на выходе схемы «И» 7 появляется в том случае, если на входы этой схемы поступают сигналы с формирователя 5 и нулевого выхода триггера 8.

При появлении сигнала на выходах схемы

«И» 4 или 7 через клапаны 22 и 28 и схемч

«ИЛИ» 80 с нулевого выхода усилителя 17 считывания проходит импульс EIB вход счета по « — 1» регистра адреса 81.

При появлении сигнала на выходе формирователя 29 через клапан 24 проходит импульс— с нулевого выхода усилителя 17, который поступает на счетный вход триггера 8 и через схему «ИЛИ» 80 на вход счета по « — !» регистра адреса 81.

Таким образом, при поступлении из устройства управления 2 (выходы формирователей

249057

1, 5, 13, 15, 28 и 29) управляющих сигналов в определенной последовательности блок модификации адреса выдает на счетные входы регистра адреса 81 сигналы модификации в той последовательности, которая задается описанным выше алгоритмом. В регистр 31 попеременно по потенциалам формирователей

1, 5, 29 засылаются адреса Аь А, Аз для выполнения модификации. Хранятся этп адреса в специальных регистрах. 10

Предмет изобретения

Устройство для модификации, адресов множительного устройства цифровой вычислительной машины, содержащее регистр, уст- 15 ройство управления, триггеры, формирователи потенциалов и логические схемы, отличаюи ееся тем, что, с целью упрощения и повышения быстродействия, в нем формирователь потенциала выборки первого операнда устрой- 20 ства управления подключен ко входам первой и второй схем «И», формирователь потенциала выборки второго операнда подключен ко входам третьей и четвертой схем «И», единичный выход триггера нечетного разряда 25 произведения соединен с другими входами второй и третьей схем «И», а его нулевой выход — со входами первой и четвертой схем «И», выходы первой и третьей схем «И» через потенциальную схему «ИЛИ» подключены ко 30 входам пятой, шестой и седьмой схем «И», выход формирователя такта коррекции устройства управления и выход формирователя такта восстановления устройства управления соединены соответственно со входами пятой 35 и седьмой схем «И» и через другую потенциальную схему «ИЛИ» и схему «HE» — с другими входами второй, четвертой и шестой схем «И», единичный выход усилителя считывания запоминающего устройства цифровой вычислительной машины соединен с импульсными входами первого и второго клапанов и со входом первой импульсной схемы «ИЛИ», нулевой выход усилителя соединен с импульсными входами третьего, четвертого и пятого клапанов и со входами первой и второй импульсных схем «ИЛИ», выход формирователя потенциалов первого цикла устройства управления подключен к потенциальному входу первого клапана, выход которого соединен со входом второй импульсной схемы «ИЛИ», выходы импульсных схем «ИЛИ» соединены соответственно с импульсными входами шестого и седьмого клапанов, потенциальные входы второго, третьего, четвертого, пятого, шестого и седьмого клапанов соединены соответственно с выходами седьмой, второй, четвертой, пятой и шестой схем «И», выход формирователя потенциала такта записи результата устройства управления соединен с потенциальным входом пятого клапана, выход которого подключен к счетному входу триггера нечетного разряда произведения и входу третьей импульсной схемы «ИЛИ», другие входы которой соединены с выходами второго, третьего и четвертого клапанов, выходы шестого, седьмого клапанов и третьей импульсной схемы

«ИЛИ» соединены соответственно со входами по « — 2», по «+1» и по « — 1» регистра адреса оперативного запоминающего устройства, Составитель А. А. Плащин

Редактор С. Б. Нанкина Техред А. А. Камышникова Корректор О, Б. Тюрина

Заказ 281 l9 Тираж 480 Подписное

ЦНИИПИ Компзета по делам изобретений и открытий при Совете Министров СССР

Москва Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, g