Устройство для однотактного умножения и однотактного деления

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

250542

Союз Советских

Социалистических

Республик

Г с

Кл. 42тпз, 7152

Зависимое от авт. свидетельства №

Заявлено 14.111.1968 (,% 1226185/18-24) с присоединением заявки №

Приоритет

Опубликовано 12Х111.1969. Бюллетень ¹ 26

Дата опубликования описания 16.II.1970

МПК G 06f

УДК 681.325.57:681. ,325.58 (088.8) Комитет по делам изобретений и открытий при Совете Министров

СССР

Автор изобретения

А. М. Шафран

Заявитель

УСТРОЙСТВО ДЛЯ ОДНОТАКТНОГО УМНОЖЕНИЯ

И ОДНОТАКТНОГО ДЕЛЕНИЯ

Предлагаемое устройство относится к области цифровой вычислительной техники.

Известны устройства для однотактного умножения и однотактного деления двух ит-разрядных двоичных чисел, содержащие регистры делимого (множителя) и делителя (множимого), аппаратуру преобразо ван ия частного, несколько рядов параллельных

q-разрядных сумматоров, работающих в двухрядном коде, и соответствующий каждому ряду сумматоров коммутатор,,на вход которого поданы кратные делители (мно>ьимого), а выход соединен с q-разрядным сумматором, и узел управления коммутатором, содержащий преобразователь двухрядного кода в однорядный,на k-разрядном сумматоре (k

Предлагаемое устройство отличается от известных тем, что преобразователь двухрядного кода в однорядный, входящий в узел управления коммутатором каждого ряда, подсоединен к выходам и разрядов, расположенHbIx один за другим, начиная с (2R+ I)-ro разряда после знака, q-разрядного сумматора, установленного на входе q-разрядного сумматора предыдущего ряда, а между дешифратором сипналов управления коммутатором и преобразователем установлен дополнительный k-разрядный сумматор (k

На чертеже изображена часть схемы для

10 умножения,и деления двух т-разрядных двоичных чисел.

Предлагаемое устройство содержит (i — 2) -й ряд параллельных д-разрядных сумматоров 1, работающих в двухрядном коде, (с — 1) -й ряд

15;параллельных q-разрядных сумматоров 2, работающих в двухрядном коде, 1-й ряд параллельных q-разрядных сумматоров 3, работающих в двухрядном коде, коммутатор 4 (i — 2)-ro ряда, коммутатор 5 (1 — 1)-ro ряда, 20 коммутатор 6 i ro ряда, преобразователь 7 двухрядного кода в однорядный, выполненный в в иде п-разрядного сумматора, преобразователь 8 двухрядного кода в однорядный, выполненный в виде п-разрядного сумматора, 25 преобразователь 9 двухрядного кода в однорядный, выполненный в виде п-разрядного сумматора, дешифратор 10 узла управления коммутатором 4, дешифратор 11 узла управления коммутатором 5, дешифратор 12 узла

30 управления коммутатором 6, 1з-разрядный

250542

60 сумматор 18 узла управления коммутатором

4, k-разрядный сумматор 14 узла управления коммутатором 5, k-разрядный сумматор 15узла управления коммутатором б, выходные шины 16 k-разрядного сумматора 15, схему 17 выработки кратных делителя (множимого), выходные шины 18 разрядов (q — т), „m коммутатора 4, выходные шины 19 разрядов (q — т),..., m коммутатора 5, выходные шины 20 разрядов (q — m),..., m коммутатора б, выходные шины 21 разрядов 2R+1,..., 2R+n q-разрядного сумматора (i+4) -го ряда, выходные шины

22 разрядов 2R+1,..., 2R+n q-разрядного сумматора (i — 3)-го ряда, выходные шины 23 разрядов 2R+ 1,..., 2R+ n q-разрядного сумматора 1, выходные шины 24 разрядов

2R+1,..., 2R+n q-разрядного сумматора 2, выходные шины 25 преобразователя 7, выходные шины 26 преобразователя 8, выходные шины 27 преобразователя 9, выходные шины

28 разрядов 1, 2,..., m q-разрядного сумматора (i — 3)-го ряда, выходные шины 29 разрядов 1, 2,..., т q-разрядного сумматора 1, выходные шины 80 разрядов 1, 2,..., т q-разрядного сумматора 2, выходные шины 31 разрядов 1, 2,..., т q-разрядного сумматора 8, выходные шины 32 дешифратора 10, выход.ные шины 88 дешифратора 11, выходные ши,ны 84 дешифратора 12, выходные шины 85 регистра делителя (множимого), выходные шины 86 узла выработками кратных делителя (множимого), выходные шины 87 разрядов (q — m),..., — 1 сумматора 1, выходные шины

38 разрядов (q — т),..., — 1 сумматора 2, выходные шины 89 разрядов (q — т),..., — 1 сумматора 8, выходные шины 40 разрядов

R+1,..., R+k коммутатора (i — 3)-го ряда, выходные ши ны 41 разрядов R+1,..., R+k коммутатора 4, выходные шины 42 разрядов

0+1,..., R+k коммутатора 5, выходные шины 43 разрядов R+1,..., R+k коммутатора 6, выходные шины 44 разрядов 2R+1,..., 2R+n q-разрядного сумматора 8, выходные шины 45 k-разрядного сумматора 13 и выходные ш ины 46 k-разрядного сумматора 14.

Выходные шины 23 разрядов 2R+1,..., 2R+n сумматора 1 присоединены ко входам преобразователя 9 двухрядного кода в однорядный узла управления коммутатором б.

Выходные шины 29 разрядов 1, 2,..., m сумматора 1 пр исоединены соответственно ко входам разрядо в (q — т), „(2т — q) сумматора 2. Выходные шины 27 преобразователя 9 двухрядного кода,в однорядный присоединены ко входам k-разрядного сумматора 15, ко вторым входам которого присоединены .выходы разрядов R+1,..., R+k коммутатоipa 5. Выходные шины 1б k- разрядното сумматора 15 присоединены к дешифратору 12, который управляет коммутатором 6. Выходные шины 87 — 89 поступают на дополнительный ряд сумматоров, работающих только при операции умножения (на чертеже этот ряд сумматоров не показан). В остальных рядах

55 соединения:выполнены аналогично описанно му ваше.

Отличие предлагаемого устройства от известного раосмотрим на примере построения -го ряда.

В известном устройстве на вход преобразо.вателя 9 двухрядного кода la однорядный поданы разряды R+1, R+2,..., R+k ic,выхода

q-разрядного сумматора 2. Выходные шины

27 преобразователя 9 соединены со входами дешифратора 12. Выходные шины 34 дешифратора 12 управляют ком мутатором б i-ro .ряда и одновременно, поступают .на схему преобразования частного.

B предлагаемом устройстве на вход преобразо вателя 9 двухрядного кода в однорядный поданы раз ряды 2R+1, Ä 2R+n с выхода сумматора 1. Выходные шины 27 преобразователя 9 поступают на один из входов k-,разрядного сумматора 15. На второй вход сумматора 15 поданы разряды R+1,..., R+k коммутатора 5. Выходные шины 16 сумматора 15 присоединены .ко входам дешифратора 12.

Выходные шины 84 дешифратора 12 управляют коммутатором 6 -го ряда и одно вре.мен но поступают на схему преобразования частного (на чертеже схема преобразования частного не показана).

Предлагаемое устройство работает следующим образом.

На схеме 17 вырабатываются кратные делители, поступающие на коимутаторы 4 6 по шине 86. Выходные шины 82 дешифратора

10 управляют коммутатором 4.

На вход преобразователя 8 поступают разряды 2R+1,..., 2R+n q-разрядного сумматора (1 — 3) -го ряда. На преобразователе 8 двухрядный код превращается в однорядный и по шине 26 поступает на вход сумматора

14. На второй вход этого сумматора по шине

41 поступают разряды R+1, R+2,..., R+k с выхода коммутатора 4.

Выходные шины 46 сумматора 14 поступают на дешифратор 11. Выходные шины 83 дешифратора 11 поступают одновременно на управление коммутатором 5 и на схему преобразования частного (на чертеже схема преобразования частного не показана).

Остальные ряды работают аналогично описанному, выше, Время непосредствеиного выполнения операций деления в предлагаемом устройстве определяется по формуле

7, „= 11, „+ О где l — количество рядов q-,разрядных сумматоровв, — время от получения правилыного результата на выходе коммутатора предыдущего ряда до получения правильного результата на выходе коммутатора данного, ряда (задержка на один ряд), Π— время преобразования частного, 250542

Пусть в момент времеви t< —— О появился лравильный результат на шинах 18 и 41 (предположим, что,к этому времени результат на шине 2б правильный). Тогда сигнал на шинах

19 и 42 появляется:к моменту

1о + к + деш + ком — к + будеш + ком () где -,. — врем я работы й-разрядного сумматора 14, входящего в узел управления коммутатором 5; т„— время работы дешифратора 11, входящего в узел управления коммутатором 5; т„,„— вре..яя работы коммутатора 5.

Сигнал на шине 27 появляется к моменту

le + ряда + 7к — 1ряда +т ii > (3) где тр„„— время работы и-разрядного сумматора 1, на выходе которого получается результат в двухрядном коде;

-.„— время работы преобразователя 9,,входящего в узел управления коммутатором б.

В предлагаемом устройстве к+ будеш+ ком) ряда+ и. (4)

Отсюда следует, что сигнал на шине 20 появляется в момент времени к+ "деш + ком+ "к+ дед+ ком - (5)

По формуле (5) определяется время работы двух последовательных рядов сумматоров.

Отсюда J, „= -.к+ -.„, + „„. (6)

Из формул (1) и (6) получают

Т :(т + е + ко )l+0.

Уменьшение времеяи выполнения операции деления в предлагаемом устройстве определяепся по формуле

Л Т = Тдед — T = (/дед — () 1 = (ряда + преоор. + деш + ком к будеш ком) 1—

: (ряда + преобр, к) l (7)

Если предположить, что тпреочр. = .к, то формула (7) принимает вид: ЬТ= р„„l.

Следовательно, длительность операции деления в предлагаемом устройстве уменьшается на ЛТ=тряда l (по сравнению с из вестным).

В 36-разрядном у стройстве для однотактного умножения и однотакгного деления (при

P,=2), построенном на потенциальных элементах типа «И вЂ” НЕ» со следующими параметрами: максимальное количество входов схемы

«И» — 8, максимальное количество схем «И», объединенных по коллектору — 8, максимальная нагрузка мощного модуля — 16 схем «И», максимальная нагрузка маломощного моду10 ля — 4 схемы «И», выигрыш в скорости выполнения операции деления составляет примерно 25 j(f.

Дополнительное оборудование в предлагаемом устройстве идет íà посгроение п-разряд15 ных сумматоров и составляет примерно 10 /о от оборудования, необходимого для выполнения операции деления в прототипе.

Предмет изобретения

20 Устройство для олнотактного умножения и однотактного деления двух m-разрядных двоичных чисел, содержащее регистры делимого (множителя) и делителя (множимого), аппаратуру преобразования частного, несколь25 ко рядов параллельных q-разрядных сумматоров, работающих в двухрядном коде, и соответствующий каждому ряду сумматоров коммутатор, выход которого соединен с q-разрядным сумматором, узел управления коммута30 гором, содержащий преобразователь двухрядного ксда в однорядный на k-разрядном сумматоре (lг(т), и дешифратор сигналов управления коммутатором, отличпющеесл тем, что, с целью ускорения операции деления, 35 преобразователь двухрядного кода в однорядный, входящий в узел управления коммутатором каждого ряда, подсоединен к выходам п разрядов, расположенных один за другим, начиная .с (2R+ 1) -разряда после знака, 4p q-разрядного сумматора, установленного на входе q-разрядного сумматора предыдущего ряда, а между дешифратором сигналов управления коммутатором и преобразователем устанс влен дополнительный А-разрядный сумма45 тор (k(n), выходы которого соединены с соответствующими входами преобразователя данного ряда и с соответствующими выходамn коммутатора предыдущего ряда, а выходы подключены ко входам дешифратора сигналов

Sp управления коммутатором данного ряда.

250542

)ЗБ

Ы

Составитель А. А. Плащик

Редактор Е. В, Семанова Техред T. П, Курилко

Коррек горы: Е. Ласточкина и А. Абрамова

Заказ 3637/11 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий прп Совете Министров СССР гМосква,К-35, Раушская наб., д. 4,:5

Типография, пр, Сапунова, 2