Способы выполнения элементарных вычислительных операций (эво) и устройство их осуществления

Группа изобретений относится к области цифровой вычислительной техники и может быть использована для выполнения вычислительных операций. Техническим результатом является повышение быстродействия. Устройство содержит в каждом двоичном разряде два RS-триггера, восемь логических элементов И, четыре логических элемента ИЛИ, четыре логических элемента НЕ, информационный вход, пять входов управления. В устройство входит блок управления вычислительными операциями, содержащий три RS-триггера, тринадцать логических элементов И, шесть логических элементов ИЛИ, два логических элемента HE, три входа подачи временных тактов, пять входов управления, три выхода операции сравнения модулей двух кодов. 6 н.п. ф-лы, 2 ил.

 

Изобретения относятся к области вычислительной техники и могут быть использованы в процессорах ЭВМ и в устройствах цифровой автоматики. Известны способы и устройства выполнения вычислительных операций (УВВО), заключающиеся в последовательном выполнении элементарных операций (ЭО) приема слагаемых, формировании переноса и суммы в каждом разряде и занесении суммы в триггеры регистра результата или в триггеры первого слагаемого. Способы и устройства выполнения вычислительных операций детально рассмотрены в книге М.А. Карцева «Арифметика цифровых машин», изд-во «Наука», 1969 г., стр. 130-201, 273-286, 331-338. Общими недостатками известных способов и устройств являются необходимость использования трех триггерных регистров для выполнения базовой операции сложения, затрат не менее трех временных тактов выполнения ЭО приема кода, формирования потенциала переноса Т_п=2nτ (здесь n - число двоичных разрядов, τ - временная задержка сигнала переноса на одном элементе И, ИЛИ) и запоминания результата суммирования в регистре результата. Для повышения быстродействия выполнения операций сложения широко применяют различные схемы цепей ускорения распространения потенциала переноса, но это связано с дополнительными затратами оборудования, электропотребления и финансовых расходов. Наиболее близким, принятым за прототип, является устройство по патенту RU 2388041 Способ и устройство сложения двоичных кодов, в котором используется только два RS-триггера в каждом разряде, частично совмещены во времени выполнение элементарных операций приема второго слагаемого и формирование переноса, но суммарная задержка сигнала переноса остается равной 2nτ. Предлагаемые способы и устройство устраняют отмеченные недостатки прототипа. Целью изобретения является повышение быстродействия выполнения вычислительных операций за счет снижения временных задержек сигнала переноса, расширение перечня выполняемых операций при минимальных аппаратурных затратах. Для этого предложены способы и устройство выполнения вычислительных операций (ВО), обеспечивающие выполнение одновременно ЭО приема кода и формирование переноса за один временной такт, при этом требуется только два триггерных регистра, построенных на основе RS-триггеров и элементы И, ИЛИ, НЕ, операция логического умножения выполняется за один временной такт без учета времени приема кода второго сомножителя, при этом не требуется дополнительного оборудования, введена операция сравнения модулей кодов регистров $$\left|A\right|$$ и $$\left|B\right|$$ , т.е. определение $$\left|A\right|>\left|B\right|$$ ; $$\left|A\right|<\left|B\right|$$ и $$\left|A\right|=\left|B\right|$$ без увеличения оборудования УВВО, при этом устройство содержит как собственно устройство выполнения вычислительных операций, так и блок управления выполнением операций (БУВО).

На фиг. 1 приведена функциональная схема двух разрядов УВВО, каждый разряд которого содержит элементы И 1-8, элементы ИЛИ 9-12, элементы НЕ 13-16, RS-триггеры (Tr) 17, 18, информационный вход (ИВ) 19, вход управления (ВУ) выдачей прямого кода В 20, ВУ выдачей инверсного кода $$\overline{B}$$ 21, ВУ выполнением операцией сложения по модулю 2 (ОСМ2) 22, ВУ выполнением операции логического умножения (ОЛУ) 23, ВУ формированием имитационного потенциала переноса (ИПП) 24, выход потенциала переноса i-го разряда (P_i) 26, выход A_i 27. На фиг. 2 приведена функциональная схема блока управления выполнением вычислительных операций, БУВО, содержащая элементы И 201-213, элементы ИЛИ 214-219, элементы НЕ 220, 221, триггер знака кода регистра А (3 нА) 223, триггер знака кода регистра В (3 нВ) 224, триггер индикации инверсного кода регистра А (Tr 3) 225, информационный вход знака регистра В 226. Входы первого, второго и третьего временных тактов (t1, t2, t3) 227, 228, 229 соответственно. Входы управления вычислительными операциями сложения, вычитания, инвертирования регистра А, логического умножения и операции сравнения модулей кодов (ОС, ОВ, ОИА, ОЛУ, ОСМ2) 230, 231, 237 232, и 233 соответственно.

Устройство выполнения вычислительных операций выполнено следующим образом. В исходном состоянии (в статике) в Tr 17 хранится код первого слагаемого, в Tr 18 хранится код нуля, на ВУ 20-24 отсутствуют высокие потенциалы (ВП). Каждый разряд устройства выполнения вычислительных операций осуществляется следующим образом. Информационный вход (ИВ) 19 подключен к единичному входу Tr 18. Единичный и нулевой выходы Tr 18 соединены с первыми входами И 1, 2 соответственно, вторые входы этих элементов подключены к ВУ 20, 21. Выходы И 1, 2 через ИЛИ 9 соединены с первыми входами ИЛИ 11 и И 7. Вторые входы этих элементов подключены к выходу ИЛИ 12 младшего разряда, выход ИЛИ 11 соединен с первыми входами И 8, И 3. Второй вход И 8 подключен к выходу И 6. Выходы И 8, 7 подключены к первому и второму входам ИЛИ 12, третий вход которого соединен с ВУ 24. Выход И 7 через НЕ 13 соединен с вторым входом И 3, третий вход которого подключен к ВУ 22. Выход И 3 соединен с первыми входами И 4, 5, вторые входы которых подключены к входу и выходу НЕ 16 соответственно. Выход И 4 через НЕ 14 соединен с нулевым входом Tr 17. Выход И 5 через НЕ 15 подключен к единичному входу Tr 17 и первому входу И 6. Выход И 6 является выходом счетного триггера Ai. Выход И 4 соединен с первым входом ИЛИ 10, второй и третий входы которого подключены к единичному выходу Tr 17 и ВУ 23 соответственно. Выход ИЛИ 10 соединен с вторым входом И 6. Выход И 6 подключен к второму входу И 4 и НЕ 5. Выход НЕ 16 соединен с И 6. Выход элемента И 6 каждого разряда соединен с входами И 211 БУВО. Работа блока управления выполнением операций (Фиг. 2) осуществляется следующим образом. Информационный вход знака регистра В 226 подключен к единичному входу Tr 224, единичный и нулевой выходы этого триггера подключены к первым входам И 201, 202, их вторые входы связаны с единичным и нулевым выходами Tr 223. Выходы И 201, 202 через ИЛИ 214, соединены с входами И 204, 205 и через НЕ 220 с входами И 203, 206. Выходы И 203, 205 через ИЛИ 216 соединены с первым входом. И 209, второй вход которого связан с выходом И 207. Выход И 209 соединен с единичным входом Tr 223 и через ИЛИ 218 с нулевым входом этого же триггера и единичным входом Tr 225. Выходы И 204, 206 подключены к входам ИЛИ 215. Выходы ИЛИ 215, 216 являются ВУ 20, 21 устройства выполнения вычислительных операций. Вход первого временного такта (t1) 227 подключен к ИЛИ 219, вход t2 228 соединен с входом ИЛИ 217 и с первыми входами И 208, 207, вход t3 229 соединен с нулевым входом Tr 225 и с первыми входами И 210, 212, 213. Второй вход И 212 соединен с единичным выходом Tr 225, выход упомянутого И подключен к входам ИЛИ 219, 217, выходами которых являются ВУ 24, 22 устройства выполнения вычислительных операций. Вход операции вычитания (ОВ) 231 соединен с вторыми входами И 205, 206. Вход операции сложения (ОС) 230 соединен с вторыми входами И 204, 203. Вход операции логического умножения (ОЛУ) 232, далее, ВУ 23 и через ИЛИ 219, 215 подключен к ВУ 24, 20 соответственно. Вход операции сравнения модулей кодов $$\left|A\right|$$ и $$\left|B\right|$$ (ОСМ) 233 подключен к третьему входу ИЛИ 216, выходы И 6 каждого разряда УВВО через связь 27 соединены с входами И 211, выход которого подключен к первым входам И 210, 213. Выход И 210 подключен к входу ИЛИ 218. Выход потенциала переноса самого старшего разряда УВВО Pn 26 подключен к входу И 208 и через НЕ 221 к входу И 207. Выходы И 208, 207, 213 являются признаками $$\left|A\right|>\left|B\right|$$ , $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ , и $$\left|A\right|=\left|B\right|$$ 234, 235, 290 соответственно. Вход операции ОСМ2 233 соединен с третьим входом ИЛИ 216. Вход операции ОИА 237 соединен с четвертым входом ИЛИ 219.

Рассмотрим работу устройства выполнения вычислительных операций и блока управления вычислительными операциями.

1. Операция сложения (ОС). Операция выполняется за два-три временных такта t1, t2, t3. По t1 на вход управления (ВУ) 230 поступает высокий потенциал (ВП) ОС. Одновременно выполняют ЭО: прием кода второго слагаемого, поступающего по информационным входам (ИВ) 19 на единичные входы Tr 18 и на Tr 224; сравнение знаков слагаемых на И 201, 202, ИЛИ 214 БУВО, при 3 нА=3 нВ на выходе ИЛИ 214 вырабатывается ВП, который по цепи И 204, ИЛИ 215 поступает на ВУ 20 выдачи прямого кода В; формирование имитационного потенциала переноса (ИПП) Pi′″, основного и вспомогательного потенциалов переносов Pi′ и Pi″, равных Pi′=(BivP_i-1)·Ai и Pi″=Bi·P_i-1 соответственно. Pi″′=1 во всех разрядах формируется за счет подачи ВП на ВУ 227. Далее сигнал проходит по цепи ИЛИ 219, ВУ 24 и поступает на третий вход ИЛИ 12 каждого разряда УВВО. Все три вида потенциалов переноса логически складываются на ИЛИ 12. Таким образом, потенциал переноса в каждом разряде формируется по соотношению Pi=[A·(BivP_i-1)]vBi·P_i-1vИПП=Pi′vPi″vPi″′=1. Такой способ формирования максимального ПП без временой задержки сигнала достигается при условии A₁=B₁=1, во всех старших разрядах AivBi=1. Это позволяет исключить временные задержки формирования сигнала сквозного переноса, определяемые известным соотношением Pt=2nτ (n - число разрядов; τ - время задержки сигнала на одном элементе И, ИЛИ), и свести максимальную временную задержку переноса до длительности, равной длительности t1. Это позволяет исключить зависимость быстродействия выполнения ОС от числа разрядов УВВО без дополнительного использования оборудования. По t2, после снятия ВП с ВУ 24, в каждом разряде устройства будут сформированы реальные потенциалы Pi. Для получения Si ВП по ВУ 228, ИЛИ 217, ВУ 22 поступает на вход И 3 и вырабатывает импульс Qi выполнения ЭО сложения по модулю два, определяемый по соотношению $$Qi=\left(Biv{P}_{i-1}\right)\cdot \left({\overline{P}}_{i-1}\cdot \overline{Bi}\right)\cdot ВУ\text{ 22}$$ , который поступит на входы И 4, 5, выходы которых через НЕ 14, 15 соединены с нулевым и единичным входами Tr 17, и выполнит инвертирование кода упомянутого триггера. При этом в тех разрядах устройства, в которых P_i-1=Bi=1, инвертирование Tr 17 запрещается низким потенциалом с выхода НЕ 13. При Bi=P_i-1=0, также запрещается инвертирование Tr 17. Результат суммы i-го разряда формируется согласно соотношению $$Si=\left(Ai\oplus \overline{Qi}\right)v\left(\overline{Ai}\oplus Qi\right)$$ , здесь Qi - импульс, сформированный на выходе элемента И 3; $$\oplus$$ - знак сложения по модулю два. При 3 нА=3 нВ результат суммирования кодов $$\left|A\right|$$ и $$\left|B\right|$$ с учетом переносов сохраняют знак регистра А. Операция сложения выполняется за два временных такта, результат операции хранится в триггерах А в прямом коде. В том случае, если знаки слагаемых кодов А и В не равны, т.е. 3 нА≠3 нВ, по t1 высокий потенциал с НЕ 220 по цепи элементов И 203, ИЛИ 216, ВУ 21 поступит на И 2 УВВО и осуществит выдачу инверсного кода Tr 18 на входы элементов формирования Pi и Si. Все другие выполняемые по t1 ЭО выполняются аналогично выполнению операций, рассмотренных при сложении кодов с одинаковыми знаками. По t2 при 3 нА≠3 нВ анализируется потенциал переноса Pn, выработанный в самом старшем разряде УВВО, и выполняется сложение по модулю два кода регистра А, инверсного кода регистра $$\overline{B}$$ и ПП P_i-1. При Pn=1, что имеет место при модуле кода $$\left|A\right|$$ больше модуля кода $$\left|B\right|$$ , т.е. $$\left|A\right|>\left|B\right|$$ , выполняют сложение кодов $$\left|A\right|$$ и $$\left|B\right|$$ с учетом ПП и прибавляют к коду самого младшего разряда устройства единицу за счет подключения Pn=1 к входам элементов ИЛИ 11, И 7 упомянутого разряда. Знак регистра А присваивается полученной сумме. При Pn=0, что имеет место при $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ выполняют ЭО сложения кодов $$\left|A\right|$$ и $$\left|\overline{B}\right|$$ с учетом переносов, при этом с выхода НЕ 221 на вход И 207, через И 209, на счетный вход Tr 223 поступит ВП, который выполнит инвертирование кода упомянутого триггера и установит в «1» Tr 225, что является признаком инверсного кода, сформированного по t2 в регистре А. По третьему временному такту t3 ВП, поступивший по входу 229, установит Tr 225 в «0», по цепи элементов И 212, ИЛИ 219 поступит на ВУ 24 и по цепи элементов ИЛИ 217, ВУ 22, И 3 поступит на входы И 4, 5 УВВО и выполнит инвертирование кода всех разрядов регистра А, кроме знакового разряда. Кроме того, при наличии кода «1» с выхода И 6 во всех разрядах регистра А за счет информационной связи 27 на выход И 211, 210 будет выработан ВП, который через ИЛИ 218 поступит на нулевой вход Tr 223 и установит его в «0». При этом на вход 229 поступит ВП, который по цепи элементов И 212, ИЛИ 219, ВУ 24 УВВО поступит на ИЛИ 12, И 3 всех разрядов и разрешит выполнение ЭО инвертирования кода регистра А. Одновременно ВП с выхода И 212 через ИЛИ 217 поступит на ВУ 22 и выработает сигнал $$Q_c^2$$ инвертирования кода регистра А. Кроме того, ВП с входа 229 установит Tr 225 в «0» и, в случае равенства единице кода всех триггеров регистра А, с выхода И 211, 210 ВП через ИЛИ 218 установит Tr 223 в «0». Также по t3 запрещается выдача на входы элементов И 7, ИЛИ 11, т.е. с ВУ 21 снимается ВП. На этом ОС при 3 нА≠3 нВ завершается. Результат операции будет храниться в триггерах регистра А в прямом коде.

2. Операция вычитания (ОВ). Операция выполняется за два-три временных такта. Для выполнения ОВ на ВУ 231 подают ВП, который подключен к первым входам И 205, 206, одновременно принимают код уменьшаемого с ИВ 19, 226 на единичные входы Tr Tr 18 и 224, определяют неравенство знаков регистров А и В с помощью схемы сравнения на элементах И 201, 202, ИЛИ 214, НЕ 220. При равенстве знаков регистров А и В, т.е. при 3 нА≠3 нВ по цепи элементов ИЛИ 14, НЕ 220, И 206, ИЛИ 215, ВУ 20 выдают прямой код Tr 18 на входы элементов формирования Pi и Si, т.е. на элементы И 1, ИЛИ 9, ИЛИ 11, И 7. При 3 нА=3 нВ ВП с входа 231 проходит по цепи элементов И 205, ИЛИ 216, ВУ 21 и выдает инверсный код регистра $$\overline{B}$$ на входы элементов формирования Pi и Si. Одновременно потенциал t1 формирует имитационный потенциал ИПП во всех разрядах УВВО, поступая по цепи элементов ВУ 227, ИЛИ 19, ВУ 24, ИЛИ 12 и на входы И 7, ИЛИ 3. Потенциал переноса (ПП) в каждом разряде формируется согласно соотношению $$Pi=\left[Ai\left(\overline{B}iv{P}_{i-1}\right)\right]\cdot \left(\overline{B}i\cdot P_{i-1}\right)\text{ ИПП}=\text{Pi'vPi''vPi'''}=\text{1}$$ , здесь Ai, $$\overline{B}i$$ - значение триггеров i-го разряда, P_i-1 - ПП, выработанных в младшем разряде, Pi″′ - имитационный потенциал переноса. Такой способ формирования ПП позволяет исключить временную задержку сигнала сквозного переноса при условии, что Ai·Bi=1, а во всех старших разрядах УВВО коды равны AivBi=1, при этом максимальное время задержки сигнала ПП не превышает длительности t1, что повышает быстродействие вычисления без увеличения аппаратурных затрат и обеспечивает независимость быстродействия выполнения ОВ от числа двоичных разрядов. По t2 анализируют наличие или отсутствие Pn, выработанного в самом старшем разряде, и выполняют ЭО сложения модулей кодов $$\left|A\right|$$ и $$\left|B\right|$$ с учетом выработанных ПП. При Pn=0 инвертируют код Tr 223, устанавливают Tr 225 в «1» и прибавляют к коду самого младшего разряда по связи 25 УВВО «1» за счет подключения выхода ИЛИ 12 самого старшего разряда УВВО к входам ИЛИ 11, И 7 младшего разряда. По ВТ 3 ВП по входу 229, И 212, ИЛИ 219, 217 поступает на ВУ 24, 22 и выполняет инвертирование всех разрядов регистра А, устанавливает Tr 225 в «0» и, при наличии кода «1» в каждом разряде регистра А, устанавливает Tr 223 в «0». При Pn=1 код регистра А сохраняется. На этом ОВ завершают, результат операции хранят в регистре А в прямом коде.

3. Операция логического умножения (ОЛУ). По t1 принимают код второго сомножителя в регистр В. По t1 и t2 ВП ОЛУ по входу 232 поступает на ВУ 23, через ИЛИ 219 - на ВУ 24 и через ИЛИ 215 на ВУ 20. При этом ВП по ВУ 23, ИЛИ 10, И 6 поступает на И 4, т.е. разрешает работу этого элемента. ВП с ВУ 24 через ИЛИ 12 i-го разряда поступает на И 7, ИЛИ 11 i-1-го разряда, с выхода ИЛИ 11 сигнал поступает на вход И 3 и разрешает работу этого элемента. При Bi=1 ВП с ВУ 20 по цепи элементов И 1, ИЛИ 9, И 7, НЕ 13 запрещает работу И 3. По t2 ВП по входу 228, ИЛИ 217, ВУ 22 поступит на вход И 3 всех разрядов и выполнит установку триггеров А в «0» тех разрядов, в которых Bi=0, все триггеры А других разрядов сохранят прежнее состояние. При этом сигнал с ВУ 22, И 3, И 4, НЕ 14 проходит на нулевой вход Tr 17. После окончания t2 в Tr 17 будет храниться результат выполнения ОЛУ.

4. Операция инвертирования кода регистра А (ОИА). Операция выполняется за два временных такта. По t1 выполняют ЭО: формирование ИПП за счет подачи на вход 237 ВП, который по цепи элементов ИЛИ 219, ВУ 24, ИЛИ 12 i-го разряда поступает на И 3 i+1-го разряда и разрешает его работу. По t2 ВП, по входу 228, ИЛИ 217, ВУ 22, И 3 поступает на входы И 4, 5 и выполняет инвертирование кода Ai. Если Ai=1, то ВП с единичного выхода RS-триггера 17 через ИЛИ 10, И 6 поступает на второй вход И 4 и разрешает прохождение импульса на нулевой вход Tr 17. При этом ВП с выхода ИЛИ 10 будет поддерживаться неизменным в течение длительности сигнала с ВУ 22 за счет связи выхода И 4 с входом ИЛИ 10. Если Tr 17 хранит код «0», то высокий потенциал с выхода НЕ 16 будет поддерживаться на время длительности сигнала с ВУ 22, поступающего на единичный вход Tr 17 через И 5, НЕ 15. Таким образом, будет выполнено инвертирование кода триггера Ai.

5. Операция сравнения модулей кодов (ОСМ). По t1 выполняют ЭО: формирование ИПП во всех разрядах за счет подачи на вход 227 ВП, который через ИЛИ 219 поступает на ВУ 24, ИЛИ 12 i-го разряда и на входы И 7 ИЛИ 11 i+1-го разряда; принимают код второго числа в регистр В; выдают инверсный код регистра В на входы формирования Pi и Si в каждом разряде; при этом ВП операции по входу 233, ИЛИ 216, ВУ 21 подключают к И 2, И 209 и сохраняют в течение t1 и t2. По t2 выполняют операцию сложения прямого кода А и инверсного кода В и анализируют наличие Pn, выработанного в самом старшем разряде. При Pn=1 на выходе И 208 вырабатывают ВП, соответствующий $$\left|A\right|>\left|B\right|$$ , при Pn=0 ВП с выхода НЕ 221, И 207 ВП выдается на выход 235, что соответствует $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ . Упомянутый сигнал через И 209 инвертирует код Tr 223 и устанавливают Tr 225 в «1». По t3 формируют ИПП, подключая ВП к входу 229, далее И 212, ИЛИ 219, ВУ 24, ИЛИ 11, на вход И 3 УВВО. Одновременно t3 с выхода И 212 через ИЛИ 217, ВУ 22 поступает на И 3 и выполнят инвертирование всех триггеров регистра А. При этом на выходе И 213 вырабатывается сигнал, соответствующий равенству сравниваемых кодов, т.е. $$\left|A\right|=\left|B\right|$$ . На выходе И 211, входы которого с помощью связи 27 соединены с выходом И 6 каждого разряда регистра А, вырабатывается ВП, который через И 210, ИЛИ 218 поступает на нулевой вход Tr 223 и устанавливает его в «0». По t3 триггер 225 устанавливается в «0». На этом ОСМ завершается.

Таким образом, предложенные способы и устройство выполнения элементарных вычислительных операций сложения, вычитания, логического умножения, инвертирования и сравнения модулей кодов обеспечивают повышение быстродействия за счет совмещения во времени выполнения ЭО приема кода и формирования сигналов переноса, при этом исключается зависимость времени формирования сигнала переноса от числа двоичных разрядов устройства. Повышение быстродействия вычислительных операций и перечня выполняемых операций достигается при минимальных затратах оборудования.

1. Способ выполнения элементарной вычислительной операции (ЭВО) сложения двоичных кодов, реализуемый на основе оборудования сумматора параллельного действия, отличающийся тем, что первое слагаемое хранят в первом регистре А как результат выполнения предыдущей операции, по первому временному такту t1 принимают второе слагаемое во второй регистр В, поступающее с информационных входов каждого разряда, включая информационный вход знака регистра В, определяют равенство или неравенство знаков слагаемых 3 нА=3 нВ или 3 нА≠3 нВ, при 3 нА=3 нВ выдают код В за счет подачи высокого потенциала (ВП) на первый вход управления (ВУ) выдачей прямого кода регистра В на входы элементов формирования переносов; формируют имитационный потенциал переноса (ИПП) Р′″ во всех двоичных разрядах устройства выполнения вычислительных операций (УВВО) путем подачи импульса t1 на четвертый ВУ выработкой ИПП, перенос в каждом разряде формируют по соотношению Pi=[Ai·(BivP_i-1)]vBiP_i-1vИПП=P₁′vP₁″vP₁″′, здесь Ai, Bi - значение прямых кодов i-го разряда А и В; P_i-1 - перенос из младшего разряда; Pi′ - основной перенос, равный Ai·(BivP_i-1), вспомогательный перенос Pi″ равен Bi·P_i-1; Pi″′ - имитационный перенос; одновременно вырабатываются и реальные потенциалы переносов при Ai·Bi=1 и при Ai·P_i-1=1, упомянутые потенциалы переноса (ПП) логически складывают с помощью четвертого элемента ИЛИ, что позволяет свести максимальное время задержки сигнала переноса с 2nτ до длительности импульса t1, τ - временная задержка сигнала на одном элементе И, ИЛИ, при условии, что в каждом разряде устройства коды равны AivBi=1, а в первом разряде A₁=B₁=1, по второму временному такту t2, после снятия ВП с ИПП, в каждом разряде будут сформированы реальные потенциалы переносов, при 3 нА=3 нВ выполняют ЭО сложения по модулю два кода триггера Ai с кодом триггера Bi или с сигналом переноса, поступившим из младшего разряда P_i-1, при B_i·P_i-1=1 выполнение ЭО сложения по модулю два в i-м разряде запрещают, исполнительный импульс выполнения ЭО сложения по модулю два в i-м разряде Q_i вырабатывают согласно соотношению $$Q_i=\left(B_{i}v{P}_{i-1}\right)\cdot {\overline{P}}_i\text{'}\text{'}\cdot ВУ\text{ 3}$$ , здесь $${\overline{P}}_i\text{'}\text{'}$$ - инверсное значение вспомогательного потенциала переноса i-го разряда; ВУ 3 - третий вход управления выполнением ЭО сложения по модулю два, упомянутый импульс подключают к входам логических элементов И, вырабатывающих импульсы установки Ai в «0» или «1», т.е. выполняющих инвертирование кода триггера Ai, результат сложения двоичных кодов в i-м разряде Si вырабатывают согласно соотношению $$Si=\left(\overline{Ai}\oplus Q_i\right)v\left(A_i\oplus {\overline{Q}}_i\right)$$ , здесь $$\oplus$$ - знак сложения по модулю два, результат сложения хранят в регистре А в прямом коде, при этом сумме S присваивают знак первого слагаемого, т.е. сохраняют знак А; в случае 3 нА≠3 нВ по t1, вместо выдачи прямого кода В вырабатывают и подают на второй вход управления ВУ 2 высокий потенциал ВП выдачи инверсного кода $$\overline{\left|B\right|}$$ на входы элементов формирования потенциалов P_i и S_i, все остальные ЭО выполняются аналогично рассмотренному, по t2 выполняют анализ реального потенциала переноса, выработанного в самом старшем разряде устройства Pn, сформированного по соотношению $$Pn=\left[An\cdot \left(P_{n-1}v{\overline{B}}_n\right)\right]\cdot \left(B_n\cdot P_{n-1}\right)$$ , в случае Pn=1, т.е. при $$\left|A\right|>\left|B\right|$$ суммируют модули прямого кода $$\left|A\right|$$ и инверсного кода $$\overline{\left|B\right|}$$ , т.е. $$\left|A\right|\oplus \left|\overline{B}\right|$$ и прибавляют «1» к коду первого разряда устройства, знак регистра А присваивают сумме, т.е. сохраняют знак первого слагаемого, на этом операцию сложения завершают; в случае Pn=0, т.е. при $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ , выполняют операцию $$\left|A\right|\oplus \left|\overline{B}\right|$$ , устанавливают триггер индикации инверсного кода регистра А Tr 3 в «1», инвертируют триггер знака и регистра $$\left|A\right|$$ , по третьему временному такту t3 инвертируют триггеры регистра А, кроме знакового разряда, устанавливают Tr 3 в «0», при $$\left|A\right|=11\dots 1$$ также устанавливают триггер 3 нА в «0», результат операции хранят в регистре А в прямом коде, на этом операцию сложения заканчивают.

2. Способ выполнения ЭВО вычитания двоичных кодов, реализуемый на основе оборудования сумматора параллельного действия, отличающийся тем, что уменьшаемое хранят в первом регистре А в прямом коде как результат выполнения предыдущей операции, по первому временному такту t1 выполняют прием вычитаемого во второй регистр В, поступающего с информационных входов каждого разряда, включая знаковый разряд; формируют имитационный потенциал переносов ИПП во всех разрядах устройства, кроме знакового, путем подачи высокого потенциала на четвертый вход управления формированием имитационного потенциала переноса; одновременно формируют и реальные потенциалы переносов при Ai·Bi=1 и при Ai·P_i-1, формирование ИПП выполняют по соотношению Pi=[Ai·(P_i-1vBi)]v(Bi·P_i-1)vИПП=Pi′vPi″vP′″, здесь Ai, Bi - значение прямых кодов триггеров i-го разряда; P_i-1 - перенос из младшего разряда; Pi′=Ai·(BivP_i-1) - основной сигнал переноса; Pi″=Bi·P_i-1 - вспомогательный сигнал переноса Pi′″ - имитационный потенциал переноса, такой способ формирования сквозного переноса позволяет свести максимальное время задержки переноса с 2nτ у известных способов до длительности t1, при условии, что в старших разрядах сумматора AivBi=1, а коды первого разряда равны 1, т.е. А1·В1=1, τ - временная задержка сигнала на одном элементе И, ИЛИ, определяют равенство или неравенство знаков уменьшаемого и вычитаемого 3 нА=3 нВ или 3 нА≠3 нВ, при неравенстве знаков выдают прямой код модуля вычитаемого $$\left|B\right|$$ на входы элементов выработки потенциалов переноса P_i и суммы S_i всех разрядов за счет подачи высокого потенциала на первый вход управления выдачей прямого кода В; потенциалы переноса P_i′, P_i″ и P_i′″ логически складывают с помощью четвертого элемента ИЛИ, по второму временному такту t2 при 3 нА≠3 нВ в каждом двоичном разряде вырабатывают импульс сложения кода по модулю два $$Q_i=\left({\overline{Bi\cdot P}}_{i-1}\right)\cdot \left(Bi\cdot P_{i-1}\right)\cdot ВУ\text{ 3}$$ , подключают его к входам элементов И, вырабатывающих импульсы установки триггера Ai в «0» или «1», здесь $${\overline{Bi\cdot P}}_{i-1}=\overline{P}i\text{'}\text{'}$$ вспомогательный потенциал переноса i-го разряда ВУ 3 - вход управления выполнением сложения по модулю два, результат выполнения операции по модулю два в i-м разряде получают согласно соотношению $$Si=\left(Ai+\overline{Q}i\right)v\left(\overline{A}i\oplus Qi\right)$$ и осуществляют за счет подачи ВП на третий вход управления, при этом знак регистра А присваивают знаку суммы, на этом операцию вычитания при 3 нА≠3 нВ заканчивают, результат хранят в регистре А в прямом коде; при 3 нА=3 нВ по t1 и t2 выдают инверсный код $$\overline{B}i$$ на входы элементов формирования Pi и Si, за счет подачи высокого потенциала на второй вход управления выдачей инверсного кода $$\overline{B}$$ , по t2 также определяют наличие или отсутствие потенциала переноса Pn, выработанного в самом старшем разряде устройства, при Pn=1, что соответствует $$\left|A\right|>\left|B\right|$$ , выполняют ЭО сложение модуля кода $$\left|A\right|$$ с модулем инверсного кода $$\overline{\left|B\right|}$$ , или сигналом переноса из младшего разряда, для чего вырабатывают в каждом разряде импульс сложения по модулю два $$Qi=\left(Biv{P}_{i-1}\right)\overline{\text{Pi''}}$$ , который подключают к входам четвертого и пятого элементов И, вырабатывающих импульсы установки Ai в «0» или «1», кроме того, потенциал Pn=1 подключают к входам элементов И, ИЛИ, формирующих перенос в первом разряде устройства, что соответствует добавлению единицы в упомянутом разряде, результат выполнения операции сложения по модулю два в i-м разряде выполняют согласно соотношению $$Si=\left(\overline{A}i\oplus Qi\right)v\left(Ai\oplus \overline{Qi}\right)$$ и осуществляют подачей высокого потенциала ВП на третий вход управления, при этом знак кода регистра А присваивают сумме, на этом операцию завершают, результат хранят в регистре А в прямом коде; при Pn=0, что имеет место при $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ , по t2 выполняют операцию сложения по модулю два, согласно соотношению $$Si=\left(\overline{A}i\oplus Q_{i-1}\right)v\left(Ai\oplus Qi\right)$$ инвертируют триггер знака регистра А, устанавливают триггер индикации инверсного кода регистра А Tr 3 в «1»; по третьему временному такту t3 инвертируют триггеры регистра А и устанавливают в «0» Tr 3, при $$\left|A\right|=11\dots 1$$ также устанавливают в «0» триггер 3 нА, на этом операцию вычитания двух кодов с одинаковыми знаками заканчивают, результат хранят в регистре А в прямом коде.

3. Способ выполнения ЭВО логического умножения, отличающийся тем, что первый и второй сомножители хранят в регистрах А и В соответственно, для выполнения операции формируют высокие потенциалы на первом четвертым и пятом входах управления выполнения вычислительных операций: выдачи прямого кода Bi, формирования имитационного потенциала переноса и операции логического умножения ВУ 1, ВУ 4 и ВУ 5, а также подают исполнительный импульс выполнения операции сложения по модулю два по ВУ 3 и вырабатывают импульс с выхода третьего элемента И, который через четвертый элемент И и второй элемент НЕ поступает на нулевой вход триггера Ai и устанавливает его в «0», что соответствует результату выполнения операции логического умножения в i-м разряде, операцию выполняют за два временных такта, с учетом приема второго сомножителя в триггеры регистра В, результат хранят в регистре А.

4. Способ выполнения ЭВО инвертирования кода регистра А, отличающийся тем, что по t1 формируют имитационный потенциал переносов во всех разрядах за счет подачи высокого потенциала на четвертый вход управления, подают высокий потенциал на третий вход управления выполнением операции сложения по модулю два и вырабатывают в каждом разряде сигнал Q_i согласно соотношению $$Q_i={\overline{P}}_i\text{'}\text{'}\cdot P_{i-1}\text{'}\cdot ВУ\text{ 3}$$ , который подключают к входам элементов И, вырабатывающих импульс установки триггера Ai в «1» или «0», т.е. управляющих инвертированием упомянутого триггера, при этом, если триггер Ai хранит код «1», то Q_i проходит на его нулевой вход, если Ai хранит код «0», то Q_i проходит на единичный вход, таким образом выполняется инвертирование кода регистра А.

5. Способ выполнения ЭВО сравнения модулей двух кодов, отличающийся тем, что по первому временному такту t1 принимают модуль второго кода в регистр В, поступающий с информационных входов ИВ, выдают инверсный код триггеров регистра $$\overline{B}$$ на входы элементов формирования переносов Pi и суммы Si каждого разряда, формируют имитационный потенциал переноса ИПП во всех разрядах за счет подачи высокого потенциала на четвертый ВУ, одновременно формируют реальный поразрядный и сквозной переносы в тех разрядах, в которых Ai·Bi=1 и Bi·P_i-1=1, упомянутые потенциалы переносов ПП логически складываются на четвертом элементе ИЛИ, по второму временному такту t2, после снятия ИПП с четвертого ВУ формируют реальные переносы во всех разрядах устройства, анализируют ПП, сформированный в самом старшем разряде суммирующего устройства Pn, при Pn=1 вырабатывают сигнал $$\left|A\right|>\left|B\right|$$ , при Pn=0, и устанавливают Tr 3 в «1», вырабатывают сигнал $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ и выполняют сложение модулей кодов А и $$\overline{B}$$ , т.е. $$\left|A\right|+\left|\overline{B}\right|$$ ; по третьему временному такту t3 анализируют сигнал с выхода одиннадцатого элемента И, блока управления вычислительными операциями БУВО, входы которого подключены к выходам всех триггеров А, при наличии высокого потенциала с выхода упомянутого элемента И вырабатывают сигнал $$\left|A\right|=\left|B\right|$$ , на этом выполнение операции завершают.

6. Устройство выполнения элементарных вычислительных операций сложения, вычитания, логического умножения, инвертирования кода регистра А и сравнения модулей двух кодов, содержащее устройство выполнения вычислительных операций (УВВО) и блок управления выполнением операций (БУВО), n - разрядные триггерные регистры А и В, схемы формирования потенциалов переносов Pi и суммы Si в каждом разряде, выполненное на основе RS-триггеров и логических элементов И, ИЛИ, НЕ, отличающееся тем, что каждый двоичный разряд УВВО содержит первый и второй RS-триггеры Ai и Bi соответственно, при этом информационный вход i-го разряда (ИBi) подключен к единичному входу второго триггера Bi, единичный и нулевой выходы которого соединены с первыми входами первого и второго элементов И, вторые входы этих элементов связаны с первым входом управления выдачей прямого кода Bi и вторым входом управления выдачей инверсного кода $$\overline{B}i$$ , соответственно, выходы упомянутых элементов И через первый элемент ИЛИ соединены с первыми входами третьего и седьмого элементов ИЛИ, И соответственно, вторые входы этих элементов соединены с выходом четвертого элемента ИЛИ i-1-го разряда, выход третьего элемента ИЛИ соединен с первыми входами восьмого и третьего элементов И, второй вход восьмого элемента И связан с выходом шестого элемента И, выходы восьмого и седьмого элементов И подключены к входам четвертого элемента ИЛИ, выход которого является выходом потенциала переноса из i-го разряда, выход седьмого элемента И подключен к входу первого элемента НЕ, выход которого соединен с третьим входом третьего элемента И, его выход подключен к первым входам четвертого и пятого элементов И, вторые входы которых связаны с входом и выходом четвертого элемента НЕ, выходы четвертого и пятого элементов И через второй и третий элементы НЕ связаны с нулевым и единичным входами первого RS-триггера соответственно, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, единичный выход первого RS-триггера соединен с вторым входом второго элемента ИЛИ, выход которого подключен к второму входу шестого элемента И, второй вход которого соединен с выходом третьего элемента НЕ, третий вход управления выполнением операции сложения по модулю два подключен к второму входу третьего элемента И, четвертый вход управления формированием имитационного потенциала переноса соединен с третьим входом четвертого элемента ИЛИ, пятый вход управления выполнением операции логического умножения подключен к третьему входу второго элемента ИЛИ; блок управления выполнением операциями БУВО, содержащий первый и второй триггеры знаковых разрядов регистров А и В, третий триггер индикации инверсного кода регистра А, информационный вход знака регистра В, первый вход управления операцией сложения ВУОС, второй вход управления операцией вычитания ВУОВ, третий вход управления операцией логического умножения ВУОЛУ, четвертый вход управления операцией инвертирования ВУОИ, пятый вход управления операцией сравнения модулей кодов $$\left|A\right|$$ и $$\left|B\right|$$ ВУСМ, первый, второй и третий временные такты t1, t2, t3 и логические элементы И, ИЛИ, НЕ, при этом информационный вход знака регистра В подключен к единичному входу второго триггера, единичный и нулевой выходы которого соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с единичным и нулевым выходами первого триггера, выходы упомянутых элементов И подключены к входам первого элемента ИЛИ, выход которого соединен с входом первого элемента НЕ и с первыми входами четвертого и пятого элементов И, выход первого элемента НЕ подключен к первым входам третьего и шестого элементов И, вторые входы третьего и четвертого элементов И соединены с ВУОС, выходы третьего и четвертого элементов И подключены к входам третьего и второго элементов ИЛИ соответственно, выход второго элемента ИЛИ является первым входом управления ВУ выдачей прямого кода В, выход третьего элемента ИЛИ является вторым ВУ выдачей инверсного кода $$\overline{\left|B\right|}$$ и подключен к первому входу девятого элемента И, вторые входы пятого и шестого элементов И соединены с ВУОВ выполнением операции вычитания, выходы упомянутых элементов И соединены с входом третьего и второго элементов ИЛИ, выход четвертого элемента ИЛИ самого старшего разряда устройства (УВВО) Pn через второй элемент НЕ подключен к второму входу седьмого элемента И, выход которого через девятый элемент И соединен со счетным входом первого триггера и с единичным входом третьего триггера, выходы логических элементов И 6 каждого разряда УВВО соединены с входами одиннадцатого элемента И БУВО, выход которого соединен с первым входом десятого и тринадцатого элементов И, а выход десятого элемента И подключен к входу пятого элемента ИЛИ, второй вход пятого элемента ИЛИ подключен к выходу девятого элемента И, выход пятого элемента ИЛИ соединен с нулевым входом первого триггера, второй вход десятого элемента И подключен к входу третьего временного такта t3 и к нулевому входу третьего триггера, единичный выход третьего триггера соединен с первым входом двенадцатого элемента И, второй его вход подключен к шине третьего временного такта t3, выход двенадцатого элемента И соединен с входами четвертого и шестого элементов ИЛИ, выходы которых являются входом управления формированием имитационного потенциала переноса и третьим ВУ выполнением операции сложения по модулю 2, шина первого временного такта t1 подключена к второму входу шестого элемента ИЛИ, шина второго временного такта t2 подключена к первому входу четвертого элемента ИЛИ и к первым входам восьмого и седьмого элементов И, вторые входы упомянутых элементов И соединены с выходом потенциала переноса, сформированного в самом старшем разряде Pn, и с его инверсным значением $$\overline{P}n$$ соответственно, сигнал с выхода седьмого элемента И является признаком $$\left|A\right|<\left|B\right|$$ или $$\left|A\right|=\left|B\right|$$ , сигнал с выхода восьмого элемента И является признаком $$\left|A\right|>\left|B\right|$$ , первый вход тринадцатого элемента И подключен к входу третьего временного такта t3, второй его вход соединен с выходом одиннадцатого элемента И, сигнал с выхода тринадцатого элемента И является признаком $$\left|A\right|=\left|B\right|$$ , выход четвертого элемента ИЛИ является третьим входом управления выполнением операции сложения по модулю два УВВО, вход управления выполнением операции логического умножения подключен к входу шестого элемента ИЛИ БУВО и далее к четвертому ВУ имитационным потенциалом переноса УВВО, через второй элемент БУВО он соединен с третьим и первым ВУ, выполненным ЭО сложения по модулю два и ВУ прямого кода регистра В, кроме того, ВУ операцией логического умножения подключен к входу десятого элемента ИЛИ УВВО, вход управления операцией сравнения модулей кодов $$\left|A\right|$$ и $$\left|B\right|$$ подключен к третьему входу третьего элемента ИЛИ.