Порт чтения

Авторы патента:

H01L27/1104 - Приборы, состоящие из нескольких полупроводниковых или прочих компонентов на твердом теле, сформированных на одной общей подложке или внутри нее (способы и аппаратура, предназначенные для изготовления или обработки таких приборов или их частей, H01L 21/70,H01L 31/00-H01L 49/00; конструктивные элементы и особенности таких приборов H01L 23/00, H01L 29/00-H01L 49/00; блоки, состоящие из нескольких отдельных приборов на твердом теле, H01L 25/00; блоки, состоящие из нескольких электрических приборов, вообще H05K)

H01L27/11 - структуры статических запоминающих устройств с произвольной выборкой

G11C11/40 - транзисторов

Владельцы патента RU 2693331:

Акционерное общество "МЦСТ" (RU)

Изобретение относится к устройствам цифровой вычислительной техники и может быть использовано в качестве базового элемента при построении многопортовых запоминающих устройств. Техническим результатом является расширение функциональных возможностей порта за счет его использования при построении многопортовых запоминающих устройств. Порт чтения содержит две динамические схемы, две локальные битовые шины, глобальную битовую шину, элемент И-НЕ, шесть адресных шин, n-канальный транзистор и р-канальный транзистор, а каждая i-я динамическая схема, где i=1,2, содержит четыре пары последовательно соединенных n-канальных транзисторов, р-канальный транзистор, n-канальный транзистор и выходы ячеек памяти порта. 2 ил.

Изобретение относится к устройствам цифровой вычислительной техники, и может быть использовано в качестве базового элемента при построении многопортовых запоминающих устройств.

Известно «Многопортовое запоминающее устройство» [SU №1718270 A1, G11C 7/00, 07.03.1992], содержащее бистабильный элемент 1 хранения, N портов 2 записи, буферный дифференциальный усилитель 3, М портов 4 считывания, дешифраторы 5-1…5-N записи строк, дешифраторы 6-1…6-N записи столбцов, дешифраторы 7-1…7-М считывания строк, дешифраторы 8-1…8-М считывания столбцов.

Недостатком данного устройства является его довольно сложная конструкция.

Наиболее близким к заявляемому является «Многовходовый логический элемент И на КМДП транзисторах» [RU №2319299 С1, H03K 19/094, 10.03.2008], содержащий элемент И-НЕ, инвертирующий элемент, тактовый транзистор n-типа и тактовый транзистор p-типа, элемент И-НЕ содержит предзарядовый транзистор p-типа, включенный между шиной питания и выходом данного элемента, и ключевую цепь, состоящую из последовательно соединенных транзисторов n-типа, затворы которых подключены к входам устройства, первый вывод ключевой цепи подключен к выходу элемента И-НЕ, а второй вывод через тактовый транзистор n-типа соединен с нулевой шиной, тактовый транзистор p-типа включен между шиной питания и вторым выводом ключевой цепи элемента И-НЕ, инвертирующий элемент содержит логический транзистор р-типа, включенный между шиной питания и выходом устройства, и предзарядовый транзистор n-типа, включенный между выходом устройства и нулевой шиной, затворы тактовых транзисторов и предзарядового транзистора р-типа подключены к тактовой шине, затворы логического транзистора р-типа и предзарядового транзистора n-типа инвертирующего элемента подключены соответственно к выходу элемента И-НЕ и ко второму выводу ключевой цепи элемента И-НЕ, так же содержит дополнительный транзистор n-типа, который включен между выходом элемента И-НЕ и вторым выводом ключевой цепи того же элемента и затвор которого соединен с выходом устройства, причем устройство содержит не менее 8 входов.

Недостатком данного элемента является отсутствие возможности его использования при построении многопортовых запоминающих устройств.

Техническим результатом является расширение функциональных возможностей порта за счет его использования при построении многопортовых запоминающих устройств.

Технический результат достигается тем, в порт чтения, содержащий элемент И-НЕ, n-канальный транзистор и p-канальный транзистор, представляющий собой две динамические схемы, дополнительно введены две локальных битовых шины, глобальная битовая шина и шесть адресных шин, каждая i-я динамическая схема, где i=1, 2, содержит четыре пары последовательно соединенных n-канальных транзисторов, p-канальный транзистор, n-канальный транзистор и выходы ячеек памяти порта, локальные битовые шины динамических схем соединены с первым и вторым входами элемента И-НЕ, выход которого соединен с затвором n-канального транзистора 6, сток которого соединен с корпусом, а исток с динамической глобальной битовой шиной, выход элемента И-НЕ соединен с затвором p-канального транзистора, сток и исток которого соединены соответственно с локальными битовыми шинами динамических схем, первые четыре адресные шины первого уровня выборки соединены с затворами соответственно с первого по четвертый n-канальных транзисторов первой динамической схемы и с затворами с первого по четвертый n-канальных транзисторов второй динамической схемы, пятая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора второй динамической схемы, шестая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора первой динамической схемы, стоки р-канальных транзисторов и n-канальных транзисторов первой и второй динамических схем соединены с корпусом, стоки верхних из каждой пары транзисторов первой динамической схемы и второй динамической схемы соединены со стоками соответственно р-канальных транзисторов, истоки нижних из каждой пары транзисторов первой динамической схемы второй динамической схемы соединены со стоками соответственно n-канальных транзисторов, затворы нижних из каждой пары транзисторов первой динамической схемы второй динамической схемы соединены с соответствующими выходами ячеек памяти порта.

На фиг. 1 представлена схема порта чтения.

На фиг. 2 представлена временная диаграмма работы порта чтения.

Порт чтения (фиг. 1) содержит две динамические схемы 1.1 и 1.2, две локальных битовых шины 2.1 и 2.2, глобальную битовую шину 3, элемент И-НЕ 4, шесть адресных шин 5.1, 5.2, …, 5.6, n-канальный транзистор 6 и р-канальный транзистор 7, а каждая i-я динамическая схема 1.i, где i=1, 2, содержит четыре пары последовательно соединенных n-канальных транзисторов 8.i.j и 8.i.j+4, где j=1, 2, 3, 4, р-канальный транзистор 9.i, и n-канальный транзистор 10.i и выходы ячеек памяти порта 11.1, 11.2 …, 11.8, локальные битовые шины 2.1 и 2.2 динамических схем 1.1 и 1.2 соединены с первым и вторым входами элемента И-НЕ 4, выход которого соединен с затвором n-канального транзистора 6, сток которого соединен с корпусом, а исток с динамической глобальной битовой шиной 3, выход элемента И-НЕ 4 соединен с затвором р-канального транзистора 7, сток и исток которого соединены соответственно с локальными битовыми шинами 2.1 и 2.2 динамических схем 1.1 и 1.2, первые четыре адресные шины 5.1, 5.2, … 5.4 первого уровня выборки соединены с затворами соответственно с первого по четвертый 8.1.1, 8.1.2, 8.1.3 и 8.1.4 n-канальных транзисторов первой динамической схемы 1.1 и с первого по четвертый 8.2.1, 8.2.2, 8.2.3, 8.2.4 второй динамической схемы 1.2, пятая адресная шина 5.5 второго уровня выборки соединена с затворами соответственно р-канального транзистора 9.2 и n-канального транзистор 10.2 второй динамической схемы 1.2, шестая адресная шина 5.6 второго уровня выборки соединена с затворами соответственно р-канального транзистора 9.1 и n-канального транзистор 10.1 первой динамической схемы 1.1, стоки р-канальных транзисторов 9.1 и 9.2 соединены с шиной питания, стоки n-канальных транзисторов 10.1 и 10.2 первой и второй динамических схем 1.1 и 1.2 соединены с корпусом. Стоки верхних из каждой пары транзисторов 8.1.1, 8.1.2, 8.1.3 и 8.1.4 первой динамической схемы 1.1 и 8.2.1, 8.2.2, 8.2.3, 8.2.4 второй динамической схемы 1.2 соединены со стоками соответственно р-канальных транзисторов 9.1 и 9.2, истоки нижних из каждой пары транзисторов 8.1.5, 8.1.6, 8.1.7 и 8.1.8 первой динамической схемы 1.1 и 8.2.5, 8.2.6, 8.2.7 и 8.2.8 второй динамической схемы 1.2 соединены со стоками соответственно n-канальных транзисторов 10.1 и 10.2. Затворы нижних из каждой пары транзисторов 8.1.5, 8.1.6, 8.1.7 и 8.1.8 первой динамической схемы 1.1 и 8.2.5, 8.2.6, 8.2.7 и 8.2.8 второй динамической схемы 1.2 соединены с соответствующими выходами ячеек памяти порта 11.1, 11.2 …, 11.8.

Схема удержания высокого уровня на локальных битовых шинах 2.1 и 2.2 реализована на р-канальном транзисторе 7, который включен стоком и истоком между локальными битовыми шинами 2.1 и 2.2, а затвором подключен к выходу элемента И-НЕ 4 для обеспечения положительной обратной связи во время считывания информации.

Предзаряд локальных битовых шин 2.1 и 2.2 в динамических схемах 1.1 и 1.2 происходит через р-канальные транзисторы 9.1 и 9.2 соответственно, при отсутствии положительных сигналов на входах 5.5 и 5.6. Это исключает возможность появления помех от перераспределения заряда между локальными битовыми шинами 2.1 и 2.2 и не требует применения отдельного синхронизируемого сигнала управления предзарядом.

Порт чтения (фиг. 1) работает следующим образом. В исходном состоянии, при отсутствии положительных сигналов выборки на адресных шинах 5.1, 5.2, …, 5.6, n-канальные транзисторы 8.1.1-8.1.4, 8.2.1-8.2.4, 10.1 и 10.2 закрыты, р-канальные транзисторы 9.1, 9.2 открыты, локальные битовые шины 2.1 и 2.2 имеют потенциал питания, выход элемента И-НЕ 4 имеет потенциал корпуса, n-канальный транзистор 6 закрыт, глобальная битовая шина 3 предзаряжена к потенциалу питания.

Работа рассматривается на примере считывания из запоминающей ячейки, выход которой подается на шину 11.1. Схема активируется сигналами выборки. На адресные шины 5.1 и 5.6 подается потенциал питания. При этом закрывается р-канальный транзистор 9.1 предзаряда локальной битовой шины 2.1 схемы 1.1, и открываются n-канальные транзисторы 10.1, 8.1.1. Если на выходе 11.1 первой ячейки памяти порта имеется потенциал питания, то локальная битовая шина 2.1 начинает разряжаться через 3 последовательно включенных n-канальных транзистора 8.1.1, 8.1.5 и 10.1 до потенциала корпуса (фиг. 2.).

Выход элемента И-НЕ 4 получает потенциал питания, и открывается n-канальный транзистор 6, через который глобальная битовая шина 3 разряжается до потенциала корпуса.

В случае, когда на выходе первой ячейки памяти порта 11.1 имеется потенциал корпуса, то n-канальный транзистор 8.1.5 остается закрытым, и локальная битовая шина 2.1 сохраняет потенциал питания, который поддерживается через открытые последовательно соединенные р-канальные транзисторы 9.2 и 7. Выход элемента И-НЕ 4 имеет при этом потенциал корпуса, n-канальный транзистор 6 закрыт, глобальная битовая шина 3 сохраняет потенциал питания.

Таким образом, порт чтения обеспечивает возможность использования его при построении многопортовых запоминающих устройств.

Порт чтения, содержащий элемент И-НЕ, n-канальный транзистор и р-канальный транзистор, представляющий собой две динамические схемы, отличающийся тем, что в него дополнительно введены две локальные битовые шины, глобальная битовая шина и шесть адресных шин, каждая i-я динамическая схема, где i=1, 2, содержит четыре пары последовательно соединенных n-канальных транзисторов, р-канальный транзистор, n-канальный транзистор и выходы ячеек памяти порта, локальные битовые шины динамических схем соединены с первым и вторым входами элемента И-НЕ, выход которого соединен с затвором n-канального транзистора 6, сток которого соединен с корпусом, а исток - с динамической глобальной битовой шиной, выход элемента И-НЕ соединен с затвором р-канального транзистора, сток и исток которого соединены соответственно с локальными битовыми шинами динамических схем, первые четыре адресные шины первого уровня выборки соединены с затворами соответственно с первого по четвертый n-канальных транзисторов первой динамической схемы и с затворами с первого по четвертый n-канальных транзисторов второй динамической схемы, пятая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора второй динамической схемы, шестая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора первой динамической схемы, стоки р-канальных транзисторов и n-канальных транзисторов первой и второй динамических схем соединены с корпусом, стоки верхних из каждой пары транзисторов первой динамической схемы и второй динамической схемы соединены со стоками соответственно р-канальных транзисторов, истоки нижних из каждой пары транзисторов первой динамической схемы второй динамической схемы соединены со стоками соответственно n-канальных транзисторов, затворы нижних из каждой пары транзисторов первой динамической схемы и второй динамической схемы соединены с соответствующими выходами ячеек памяти порта.

Изобретение относится к области микроэлектроники. Технический результат заключается в создании радиационно-стойкого элемента памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах с повышенной стойкостью к внешним радиационным факторам.

Матричная подложка с органическими светодиодами и устройство отображения // 2678597

Изобретение относится к области отображения информации и касается матричной подложки с органическими светодиодами. Матричная подложка включает в себя множество субпикселей, имеющих светоизлучающие слои и содержащих субпиксели первого цвета, субпиксели второго цвета и субпиксели третьего цвета в одинаковом количестве.

Радиационно-стойкий элемент памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах // 2674935

Изобретение относится к вычислительной технике. Технический результат заключается в создании радиационно-стойкого элемента памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах, выполненных по технологии объемного кремния, с повышенной стойкостью к внешним радиационным факторам.

Матричная подложка и способ ее производства, гибкая панель отображения и устройство отображения // 2671935

Изобретение относится к гибким устройствам отображения. Заявлены матричная подложка и способ ее производства, гибкая панель отображения и устройство отображения.

Олигоарилсилановые люминофоры на основе бензотиадиазола и способ их получения // 2671572

Изобретение относится к новым функциональным материалам, обладающим люминесцентными свойствами. Предложены новые линейные олигоарилсиланы общей формулы (I), в которой Ar означает одинаковые или различные ариленовые или гетероариленовые радикалы, выбранные из ряда: замещенный или незамещенный тиенил-2,5-диил, замещенный или незамещенный фенил-1,4-диил, замещенный или незамещенный 1,3-оксазол-2,5-диил и замещенный или незамещенный 1,3,4-оксадиазол-2,5-диил; n означает целое число из ряда от 2 до 3.

Способ изготовления и оборудование для изготовления подложки тонкопленочных транзисторов // 2669546

Предлагаются способ изготовления и оборудование для изготовления подложки тонкопленочных транзисторов. В способе изготовления после формирования затвора и изолирующего слоя затвора тонкопленочного транзистора последовательно наносятся полупроводниковый слой и первый защитный слой.

Блок отображения на основе органических светоизлучающих диодов, способ его возбуждения и устройство отображения // 2669521

Изобретение относится к устройствам отображения на основе органических светоизлучающих диодов. Технический результат заключается в повышении качества пиксельного отображения блока отображения OLED.

Схема goa и жидкокристаллический дисплей // 2669520

Изобретение относится к области жидкокристаллических устройств отображения. Технический результат заключается в снижении энергопотребления жидкокристаллических устройств отображения.

Подложка устройства отображения, способ ее изготовления и электронное устройство // 2665816

Использование: для создания подложки устройства отображения. Сущность изобретения заключается в том, что подложка устройства отображения включает в себя: основание, тонкопленочный транзистор, сформированный на стороне основания, органический светоизлучающий слой, сформированный на стороне тонкопленочного транзистора на удалении от основания, и слой электродов считывания касания, сформированный в органическом светоизлучающем слое.

Подавление токов утечки в устройстве на тонкопленочных транзисторах // 2665331

Группа изобретений относится к области полупроводниковых устройств. Способ подавления токов утечки в устройстве, содержащем структурированный проводящий слой, образующий цепь электрода истока и цепь электрода стока для множества транзисторов, полупроводниковый слой, обеспечивающий соответствующий полупроводниковый канал для каждого транзистора между цепью электрода истока и цепью электрода стока, и цепь электрода затвора, покрывающую полупроводниковые каналы множества транзисторных устройств для переключения полупроводниковых каналов между двумя или более уровнями проводимости, при этом указанный способ содержит применение одного или более дополнительных проводников, независимых от указанной цепи электрода затвора, для емкостного индуцирования уменьшения проводимости указанных одной или более областей указанного полупроводникового слоя за пределами указанных полупроводниковых каналов.

Технология создания соединений сквозь матрицу ячеек памяти в энергонезависимом запоминающем устройстве // 2661992

Предложены технологии создания линий доступа в энергонезависимом запоминающем устройстве. Варианты технологий содержат создание одного или нескольких проходящих через матрицу сквозных отверстий в части матрицы ячеек памяти в составе энергонезависимого запоминающего устройства, такой как область собственно матрицы ячеек памяти или периферийная область, так что через эти сквозные отверстия могут быть проложены одна или несколько линий выборки вместо того, чтобы прокладывать эти линии над или под областью собственно матрицы ячеек памяти или периферийной областью в матрице ячеек памяти.

Слой посадки из окиси алюминия для проводящих каналов для устройства трехмерной цепи // 2661979

Предложена многоуровневая укладка элементов памяти, имеющих слой из оксида алюминия (AlOx) в качестве благородного слоя HiK для обеспечения избирательности остановки вытравливания.

Ячейка сегнетоэлектрической памяти // 2649622

Изобретение относится к области устройств энергонезависимой памяти на основе явления сегнетоэлектричества с деструктивным считыванием, к которому предъявляются жесткие требования к ресурсу, времени хранения информации и энергоемкости.

Элемент энергонезависимой электрически перепрограммируемой памяти // 2637175

Использование: для создания элемента памяти. Сущность изобретения заключается в том, что элемент памяти включает проводящие слои первого и второго уровня, расположенный между ними и непосредственно под проводящим слоем второго уровня слой диэлектрика толщиной от 3 до 100 нм, изолирующую щель в форме открытого торца слоя диэлектрика, находящийся в изолирующей щели материал с переменной проводимостью, меняющейся при прохождении через него потока электронов, и среду, контактирующую с поверхностью изолирующей щели и обеспечивающую обмен частицами материала с переменной проводимостью, между изолирующей щелью и проводящим слоем первого уровня расположен дополнительный диэлектрический слой толщиной от 1,3 до 3 нм.

Способ обмена данными с ячейками памяти или иных устройств и их адресации // 2625023

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении коммутации ячеек памяти.

Электрически перепрограммируемый запоминающий прибор // 2618959

Изобретение относится к полупроводниковым приборам, управляемым только изменением электрического тока или электрического потенциала. Электрически перепрограммируемый запоминающий прибор состоит из определенного порядка резистивно-программируемых ячеек памяти, сформированных в халькогенидном материале, который включает как минимум две запоминающие ячейки, вышеназванные ячейки памяти имеют как минимум два интерфейса между халькогенидными пленками, в одних из вышеназванных пленках содержится кислород или фтор, и эти вышеназванные халькогенидные пленки контактируют (имеют интерфейс) с многослойным халькогенидным материалом, содержащим определенную концентрацию электрически активных примесей-доноров, и этот вышеназванный многослойный халькогенидный материал помещен между двумя вышеназванными ячейками памяти и множеством электродов, включающих первый и второй электроды и два отводящих электрода, вышеназванный первый электрод позиционирован ниже всех и он электрически контактирует с нижней областью первой ячейки памяти, вышеназванный второй электрод позиционирован сверху и он электрически контактирует с верхней областью второй ячейки памяти, и вышеназванные два отводящих электрода, расположенных между вышеназванными первым и вторым электродами и электрически контактирующих с вышеназванной высшей областью вышеназванной первой ячейки памяти и с вышеназванной низшей областью вышеназванной второй ячейки памяти.

Способ изготовления активного слоя для универсальной памяти на основе резистивного эффекта // 2611580

Способ относится к вычислительной технике - к электрически перепрограммируемым постоянным запоминающим устройствам, сохраняющим информацию при отключенном питании.

Флэш элемент памяти электрически перепрограммируемого постоянного запоминающего устройства // 2584728

Флэш элемент памяти электрически перепрограммируемого постоянного запоминающего устройства предназначен для хранения информации при отключенном питании. На полупроводниковой подложке с истоком и стоком между последними выполнены туннельный слой, дополнительный туннельный слой, запоминающий слой, блокирующий слой и затвор.

Способ изготовления электромеханического элемента памяти с подвижными электродами // 2584267

Изобретение относится к микросистемной технике, а именно к способу изготовления энергонезависимых электромеханических элементов памяти с подвижными электродами.

Радиационно-стойкая энергонезависимая программируемая логическая интегральная схема // 2563548

Изобретение относится к области микроэлектроники. Радиационно-стойкая энергонезависимая программируемая логическая интегральная схема включает функциональные блоки, систему межсоединений и конфигурационную матрицу программируемых ячеек.