Дискретный фазовращатель

 

270064

ОПИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистически к

Республик

Зависимое от авт. свидетельства №

Кл. 21е, 36, 03

Заявлс. ;о 03.Х.1968 (¹ 1272529!26-9) с присоед!шепнем заявки №

Приорит| т

Опубликовано 08 т .1970. Бюллетень № 16

Дата опубликования описания !3.3 III. 1970

-ЧПК G 01г 25/00

УДК 621.317.77 (088,8) Комитет по делом изобретений и открытиб при Совете Министров. СССР

Авторы изобретения

А. Il. Земляков, В. Н. Покопцева и В. Е. Бобрин

Заявитель

ДИСКРЕТНЫЙ ФАЗОВРАЩАТЕЛЬ

Изобретение оп|осится к области радиоэлектроники и предназна |ено для дискретного изменения фазы сигнала в радиоэлектронных устройствах автоматики, измерительной техники, радионавигации.

Известны фазовращатели дискретного типа, содержащие делители частоты, коммутатор, устройство управления и логические схемы

«И» и <ИЛИ».

Действие указанных фазовращателей основано на принципе переключеш|я нескольких импульсных последовательностей, сдвинутых по фазе друг относительно друга на требуемый дискрет изменения фазы. При необходимости получения малого дискрета изменения фазы приходится увеличивать число переключаемых последовательностей, что приводит к усложнсншо устройств формирования сдвинутых последовательностей, коммутирующих устройств и. следовательно, всего устроиства.

В предлагаемом фазовращателе заранее не формируется весь набор переключаемых последовательностей. Формирование второй последовательности происходит только лишь при поступлешш команды иа изменение фазы сигнала па дискрет в ту илп иную сторону, что уменьшает число коммутируемых временных последовательностей, сокращает число элементов коммутатора, уменьшает размеры всего устройства, что, в свою очередь, повышает надежность. Это достигается благодаря следующим функциональным связям. !. Выходы делителей частоты через логические с: емы «И.. соединены со входами схемы

5 «ИЛИ». выход которой является выходом фазовращате; я. Вторые гхиды эти.;. схем «И:> подключены к выходам переключающего тршггера, соединенным также со в:иодами с;ем «II», включенных в цепи синхронизации

10 Одного Делителя ч<1стоты Дрм! им.

2) Вторые входы последних из упомянутых с.ем «II» соединены попарно с соответствуK>|цими сш!хронизирующими выходами устройства управления. При этом счетный вход пе15 реключаю;цего триггера соединен с переключающим вь|ходом устройства управления, а выход сип ронизации устройства управления соедине|1 с выходом Одного из каскадов делителя частоты, вырабатывающего сигнал, со20 ответствукхщий требуемому фазовому сдвигу.

Иа фиг. 1 дана блок-схема фазовращателя; на фиг. 2 — функциональная схема реализации фазовращателя, где 1 — устройство управления; 2>,,3 — выходы устройст|ва управле25 ния, с которых поступает сигнал разрешения синхронизации; 4 — выход устройства управления, с которого выдается сигнал переключения; 5 — переключающий триггер; 6, 7— логические схемы «И»; 8, 9 — делители ча30 стоты; 10 — выходная погическая схема

100Я

«ИЛИ»; 11, 12 — логические схемы «И», включенные в цепи синхронизации делителей, обеспечивающие отставание фазы синхронизируемого делителя на одпп дискрет; 18, 14 — логические схемы «И», включенные в цепи синхронизации делителей, обеспечивающие опережение по фазе синхронизируемого делителя на один дискрет по сравнению с cllilxpoIIIIзпрующпм; 15 — триггер, фиксирующий пр ход импульса команды; 16 — логическая с. ема «И»; 17 — триггер синхронизации сигнала переключения импульсгых последовательностей.

При отсутствии команд на изменение фазы сигнала устройство управления 1 не формирует импульсов команд IIB своих вы одах

2, 8, 4. Переключающий триггер 5 находится

D 0 110ihI Н3 +By х уст011 п1вых COCTOBIIHH. С одного II3 его плеч носI>ïàåò сигнал на вход соответствующей схемы «И» (6 или 7), па вторые входы этих схем подаются выходные сигналы с делителей соответственно 8 и 9.

Выходы схем «И» 6 и 7 соединены со входами выходной схемы «ИЛИ» 10. Таким образом, если сигнал с триггера 5 поступает па вход схемы «И» 6, па выход 18 фазовращателя поступает выходной сигнал с делителя 8 (слп триггер 5 переброшен в противоположное состояние, то через схему «И» 7 на выход

18 поступает сигнал с делителя 9). При поступлешш на вход К устройства управления

1 импульса команды на сдвиг фазы сигнала на одп. дискрет в сторону отставания,, с выхода 2 устройства управления 1 выдается сигнал на синхронизацию одного делителя другим с отставанием фазы его сигнала на один дискрет.

Величин» дискрета обычно равна периоду частоты входного сигнала делителей. Опа может быть равна и половине периода входного сигнала, только прп "Io i в двухтактных делителях первый такт одного делителя является вторым тактом второго и наоборот, а однотактные делители должны иметь входные сигналы, сдвинутые наполовину периода.

Сигнал с выхода 2 устройства управления поступает на входы схем «И» 11 и 12, включенных в цепи синхронизации делителей. Эти схемы «И обеспечивают отставание фазы сигнала синхронизируемого делителя по отношепшо к фазе синхронизпрующего на один дпскрет. Одновременно на входы тех же схем

«И» подаются сигналы с плеч переключающего триггера 5 так что, если сигнал с триггера

5 подан па схему «И:. 6 («И» 7) и па выход фазовращателя подключен выход делителя 8 (9), тот же сигнал подае1ся на схемы «И» 11, 18 (12, 14), включенные в цепи синхронизации делителя 9 (8) сигналами с делителя 8 (9).

Таким образом происходит синхро1шзация неподключениого к выходу фазовращателя делителя сигналом второго делителя, подключенного к выходу фазовращателя. По окончании процесса синхронизации сигнал с выхода

2 устройства управления снимается, при этом цепи синхронизации отключаются, но второй делигель работает с заданной фазой— со сдвигом фазы его сигнала в сторону отставания па один дискрет. С выхода 4 устройства управления выдается сигнал на счетный вход переклю lа ощего триггера 5. Триггер перебрась1вается. Сигналы, поступающие с триггера 5 на схемы «И» 6 и 7, меняются на противоположные, и на выход 18 фазовращателя выдается сигнал с делителя, синхронизация которого с заданной фазой была осуществлена во время поступления сигнала разрешения синхронизации с выхода 2 устройстг:а управления.

При поступлении следующего импульса команды К процесс повторяется в той >ке последовательности, пo роли делителей соответственно меняются, что определяется положением переключающего триггера 5. Таким об20 разом, при поступлении нескольких иъlГlульсов команды К производится сдвиг фазы выходного сигнала фазовращателя на соответстгующее число дискретов в сторону отставания.

При поступлении на вход К устройства уп25 равления импульса команды на сдвиг фазы выходного сигнала на один дискрет в сторону опере>кеш;» с выхода 8 устройства управле- ния выдается сигнал разрешения синхронизации с отставанием на олин дискрет. Он по30 дается на входы схем «И» 18, 14, включенных в цепи синхронизации одного делителя другим, обеспечивающие опережение фазы сигнала синхронизируемого делителя на один дискрет по отношению к фазе сигнала син35 хронизирующего делителя. Какой делитель является синхронизируемым, а какой синхронизирующим, определяется положением переключающего триггера 5, При подключении к выходу 18 фазовращателя делителя 9 (8) сиг40 налом с триггера 5, подаваемым на схему «И>

7 (6), сигнал с триггера 5 подается также на схемы «И» 12, 14 (11, 18), включенные в цепи спн.. ронизации делителя 8 (9) сигналами с делителя 9 (8); но так как при команде К

45 сигнал разрешения синхронизации подается с выхода 8 устройства управления на схемы

«И» 13, 14, то оказывается включенной только схема «И» 14 (18), следовательно, включается цепь сип..ронизации делителя 8 (9) сигна50 лом делителя 9 (8) с опережением по фазе синхронизируемого делителя по отношению к синхронизиру1ощему на сдпн дискрег. После окончания процесса синхронизации сигнал с выхода 8 устройства управления снимается, и

55 цепи синхронизации отключаются, а на выходе 4 устройства управления появляется сигнал переключения. Он поступает на счетный вход перекл1оча10щего триггера 5. Триггер 5 пер.брасывается в другое устойчивое состоя60 пие, и па выход фазовращателя поступает сигнал с делителя 8 (9), синхронизация которого сбыла осуществлена во время действия сигнал» с выхода 8 устройства управления.

При подаче следующих импульсов команды

I>5 К все операции повторяются в той же по270064

5 следовательности, но роли делителей мсня1отся соответственно переключению состояний переключа1ощего триггера 5, фаза выходного сигнала фазовращателя изменяется в сторону опережения фазы и:ходного с;.1г.1ала на число дискрегов, соответствующее числу поступающих импульсов команды К- .

Вкратце принцип работы предлагаемого фазоврашателя заключается в следующем.

При поступлении команды на изменение фазы сигнала в сторону отставания или oneре>кения (К, К ) по отношению к имеющейся на одни дискрет производится:

1) форм11рование второй периодической последовательности с нужной фазой по отношению к первой — исходной; это осуществляется путем синхронизации второго делителя частоты сигналом первого по цепи синхронизации, обеспечивающей нужную фазу;

2) откл1очение исходной последовательности с выхода фазовращателя и подключение на выход полученнои в результате выполнения о:ерации синхронизации периодической последовательности с измененной в нужную сторону фазой.

Очевидно, что при таком построении фазовращателя число гереключаемых последовательностей равно двум и не зависит от соотношения дискрета изменения фазы сигнала и периода выходного сигнала фазовращателя.

Это приводит к упрощению коммутатора. Llenu переключения последовательностей упроI.Iàþòñë еще и потому, что в данном фазовраill3Tåëå синхронизация момента переключеrinsi последовательностей не представляет трудностей. Очевидно, Iòo переключение должно происходить в моме 1т времени, когда заведомо не возникнет ложных импульсов в ьыходном сигнале. TBK как максимальньlй сдвиг фаз двух переключаемых последовательностей в данном случае не может быть больше дискрета, то, следовательно, сигнал па переключение должен подаваться через интервал времени, равный дискрету изменения фазы сигнала после окончания выходного сигнала любого из делителей. Это легко осуществимо, так как такой сигнал можно снять с одного из каскадов делителя или получить из комбинации сигналов нескольких каскаiIoB. Условие отсутствия ложных сигналов при переключении последовательностей накладывает некоторые ограничения на минимальный коэффициент деления делителей (минимальный период выходного сигнала пзвен четырем дискретам изменения фазы). Соответственно при дискрете, равном периоду входного сигнала (такту), минимальный коэффициент деления равен четырем, а при дискрете, равном половине такта, — двум.

При увеличении коэффициента деления требования к скорости переключения могут быть снижены, но при этом растет количество необходимого оборудования.

На функциональной схеме каждый функциональный узел представляет собой соедине5

60 б5

6 ние диодиой логичсской схемы с восемью входами с усилителем на транзисторе. Такой функццо;.альный узел реализует логическуlo функцшо «И вЂ” НЕ» для единичных сигналов и функцию «ИЛ1Л вЂ” НЕ» для нулевых сигналов.

Делители 8 и 9 в данном случае выполнены в виде двухтактных реп1стров сдвига. На гход 19 фазовращателя подаются два им пульсных напряжений (1 и 11 такты) заданной частоты. Длительность выходных импульсо1. делителей, функции формирова1шя которы., выполняют логические схемы «И» б и 7, равна половине такта (одному дискрсту).

Выходные импульсные сигналы устройства управления, соответствующие командам К-, К, выдаваемые с выходов 2, 3 на логические схемы «И» 11, 12, 18, 14 в цепях синхронизации одного де.пителя другим, дополнительно не формируются. Сигналы с выходов 2, 3 имеют временные параметры, соответствующие временным параметрам поступающих на входы К+, К импульсов команд. Поэтому в течение времени действия импульса поступающей команды включается соответствчощая цепь синхронизации одного делителя другим.

Кроме того, при поступлении импульса команды опрокидывается триггер 15, после чего единичный сигнал с триггера 15 поступает на схему «И» 16, на входы которой заведены инвертированные сигналы команд К, К и сигналы, из которых формируется выходной сигнал делителя 8. После окончания импульсов команд на схеме «И» 16 формируется импульс, временное положение которого соответствует временному положеншо выходного сигнала делителя 8. Этим сигналом опрокидывается триггер 17. С плеча этого триггера снимается сигнал, сбрасывающий в исходное состояние триггер 15, который теперь готов к приему очередной команды. После опрокидывания триггера 17 сигналом со схемы «И>

16 он находится в этом состоянии до ближайшего нулевого сигнала. поступающего с одного из плеч триггера выходного каскада делителя 8, которым триггер 17 переводится в исходное состояние. При этом формируется едипичный сигнал, поступающий на счетный вход переключающего триггера 5. Этот триггер опрокидывается и происходит отключение с выхода 18 фазовращателя сигнала синхронизирующего делителя и подключается выходной сигнал делителя, синхронизация которого была осуществлена во время действия импульса команды. При поступ.пении последующих импульсов команд все процессы происходят совершенно аналогично. Общее число элементов в фазовращателе равно 40.

Описываемый дискретный фазовращатель

11-.ост по схеме и надежен в работе. Он обеспечивает дискрет изменения фазы сигнала, равный половине периода входного сигнала.

При частоте входного сигнала 5 Мг1(дискрет изменения фазы сигнала равен 0,1 яксек. По сравнению с фазовращателем с коммутатором на тех ;;e элементах, имеющим точно такие

270064

Предмет изобретения фиг. l

Фиг 2

Составитель М. Порфирова

Редактор А. Ф. Морозова Техред А. А. Камышникова

Корректор В, Трутнев

Заказ 2142(11 ира>к 480 Поднис ое

ЦНИИПИ Когиитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская паб., д. 4i5

Типография, пр. Сапунова, 2

7 же парамстры по входным и выходным сигналам (число перекл1очаемых последовательностей равно четырем), данный фазовращатель содержит па 25,р меньшее число элементов, соответственно увеличивается его надежность, снижаются вес и размеры. Предлагаемый фазовращатель используется в одной из разработок предприятия.

Дискретный фазовращатель, содержащий делители частоты, коммутатор на переключающем триггере, устройство управления и логические схемы «И» и «ИЛИ», отличаюи ийся тем, что, с целью повышения надежности устройства, выходы делителей частоты

8 через схемы «И» соединены с входами схемы

«ИЛИ», выход которой является выходом <разовращателя. вторые гходы упомянутыA схем

«И» подключены к выходам переключающего

5 триггер-, соединенным также с входами схем

«И», включенных в цепи синхронизации одного делителя частоты другим, вторые входы последних из упомянутых схем «И» соединены попарно с соответствующими синхронизи10 рующими выходами устройства управления, при этом счетный вход переключающего триггера соединен с переключающим выходом устройства управления, а вход синхронизации устройства управления соединен с выходом

15 одного из каскадов делителя частоты, вырабатывающего сигнал, соотгетствующий требуемому фазовому сдвигу,