Устройство сравнения двоичных чисел

Изобретение относится к устройствам для сравнения n-разрядных двоичных чисел А, В, задаваемых двоичными сигналами, и может быть использовано в цифровых компараторах, ассоциативных процессорах и машинах баз данных. Технический результат заключается в расширении функциональных возможностей устройства. Устройство содержит 2×n-2 элементов НЕ (11, …, 1n+n-2) и 2×n-2 мажоритарных элементов (21, …, 2n+n-2). За счет указанных элементов и новой схемы их соединения обеспечивается распознавание отношений А>В, А<В и четности, нечетности чисел А, В при А=В. 1 ил

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства сравнения двоичных чисел (патент РФ 2298220, кл. G06F 7/02, 2007 г.; патент РФ 2353966, кл. G06F 7/02, 2009 г.; патент РФ 2363035, кл. G06F 7/02, 2009 г.), выполняющие распознавание отношений X>Y, X=Y, X<Y, где X, Y - n-разрядные двоичные числа, задаваемые двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сравнения двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется распознавание четности, нечетности сравниваемых чисел при их равенстве.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство сравнения двоичных чисел (патент РФ 2329530, кл. G06F 7/02, 2008 г.), которое содержит n элементов НЕ, n мажоритарных элементов и выполняет распознавание отношений А≥В, А<В, где А, В - n-разрядные двоичные числа, задаваемые двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется распознавание отношения А>В и четности, нечетности чисел А, В при А=В.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения распознавания отношений А>В, А<В, где А, В - n-разрядные двоичные числа, задаваемые двоичными сигналами, и четности, нечетности чисел А, В при А=В.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сравнения двоичных чисел, содержащем n элементов НЕ и n мажоритарных элементов, третьи входы j-го (n-1)-го и выход j-го мажоритарных элементов соединены соответственно с выходами j-го, (n-1)-го элементов НЕ и вторым входом (j+1)-го мажоритарного элемента, особенность заключается в том, что в него дополнительно введены n-2 элементов НЕ и n-2 мажоритарных элементов, первые входы (n-1+j)-го, (n+n-2)-го и выход (n-1+j)-го мажоритарных элементов соединены соответственно с выходами (n-1+j)-го, (n+n-2)-го элементов НЕ и вторым входом (n+j)-го мажоритарного элемента, входы i-го и (n-1+i)-го элементов НЕ подключены соответственно к вторым входам (n-1+i)-го и i-го мажоритарных элементов, а первый вход i-го, третий вход (n-1+i)-го мажоритарных элементов и выходы (n-1)-го, (n+n-2)-го мажоритарных элементов являются соответственно (n-i)-ым, (n+n-i)-ым входами и первым, вторым выходами устройства сравнения двоичных чисел, n-й и (n+n)-й входы которого соединены соответственно с входами n-го и первого элементов НЕ.

На чертеже представлена схема предлагаемого устройства сравнения двоичных чисел.

Устройство сравнения двоичных чисел содержит элементы НЕ 11, …, 1n+n-2 и мажоритарные элементы 21, …, 2n+n-2, причем третьи входы элементов 2j 2n-1 и выход элемента 2j соединены соответственно с выходами элементов 1j, 1n-1 и вторым входом элемента 2j+1, первые входы элементов 2n-1+j, 2n+n-2 и выход элемента 2n-1+j соединены соответственно с выходами элементов 1n-1+j, 1n+n-2 и вторым входом элемента 2n+j, входы элементов 1i и 1n-1+i подключены соответственно к вторым входам элементов 2n-1+i и 2i, а первый вход элемента 2i, третий вход элемента 2n-1+i и выходы элементов 2n-1, 2n+n-2 являются соответственно (n-i)-ым, (n+n-i)-ым входами и первым, вторым выходами устройства сравнения двоичных чисел, n-й и (n+n)-й входы которого соединены соответственно с входами элементов 1n и 11.

Работа предлагаемого устройства сравнения двоичных чисел осуществляется следующим образом. На его первый, …, n-й и (n+1)-й, …, (n+n)-й входы подаются соответственно произвольные двоичные сигналы а0, …, an-1∈{0,1} и b0, …, bn-1∈{0,1}, которые задают подлежащие сравнению n-разрядные двоичные числа А=an-1а0 и B=bn-1…b0 (an-1, bn-1 задают значения старших, a а0, b0 - младших разрядов). Тогда сигналы на выходах элементов 2i 2n-1+i будут определяться выражениями

где # есть символы операций НЕ, Maj; z0=an-1; y0=bn-1. В представленной ниже таблице приведены значения реализуемых выражениями (1) функций на всех возможных наборах значений их аргументов.

Анализ данных, приведенных в таблице, позволяет заключить, что: 1) если zi-1=yi-1 и an-1-i=bn-1-i=0 или zi-1=yi-1 и an-1-i=bn-1-i=1, то zi=yi=0 или zi=yi=1; 2) если zi-1=yi-1 и an-1-i>bn-1-i или zi-1=yi-1 и an-1-i<bn-1-i, то zi=1, yi=0 или zi=0, yi=1; 3) если zi-1=1, yi-1=0, то zi=1, yi=0; 4) если zi-1=0, yi-1=1, то zi=0, yi=1. Таким образом, когда А>В либо А<В соответственно получим zn-1=1, yn-1=0 либо zn-1=0, yn-1=1, когда А=В и А, В четные либо нечетные соответственно имеем zn-1=yn-1=0 либо zn-1=yn-1=1.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сравнения двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как выполняет распознавание отношений А>В, А<В, где А, В - n-разрядные двоичные числа, задаваемые двоичными сигналами, и четности, нечетности чисел А, В при А=В.

Устройство сравнения двоичных чисел, содержащее n элементов НЕ и n мажоритарных элементов, причем третьи входы j-го (n-1)-го и выход j-го мажоритарных элементов соединены соответственно с выходами j-го, (n-1)-го элементов НЕ и вторым входом (j+1)-го мажоритарного элемента, отличающееся тем, что в него дополнительно введены n-2 элементов НЕ и n-2 мажоритарных элементов, первые входы (n-1+j)-го, (n+n-2)-го и выход (n-1+j)-го мажоритарных элементов соединены соответственно с выходами (n-1+j)-го, (n+n-2)-го элементов НЕ и вторым входом (n+j)-го мажоритарного элемента, входы i-го и (n-1+i)-го элементов НЕ подключены соответственно к вторым входам (n-1+i)-го и i-го мажоритарных элементов, а первый вход i-го, третий вход (n-1+i)-го мажоритарных элементов и выходы (n-1)-го, (n+n-2)-го мажоритарных элементов являются соответственно (n-i)-ым, (n+n-i)-ым входами и первым, вторым выходами устройства сравнения двоичных чисел, n-й и (n+n)-й входы которого соединены соответственно с входами n-го и первого элементов НЕ.



 

Похожие патенты:

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является упрощение схемы устройства сравнения двоичных чисел за счет уменьшения ее цены по Квайну.

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение реализации пороговой функции с единичными весами аргументов и порогом три.

Изобретение относится к мажоритарному модулю. Технический результат заключается в повышении быстродействия мажоритарного модуля.

Изобретение относится к логическому преобразователю. Технический результат заключается в упрощении устройства логического преобразователя.

Изобретение относится к области вычислительной техники. Технический результат заключается в снижении количества ошибок при выявлении нарушений регламента дистанционного экзамена в автоматизированных системах прокторинга.

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение устройства для умножения чисел по произвольному модулю с меньшим объемом оборудования.

Изобретение относится к вычислительной технике. Техническим результатом является повышение быстродействия.

Изобретение относится к накапливающему сумматору для синтезаторов частот. Технический результат заключается в повышении быстродействия обработки постоянных чисел.

Изобретение относится к области цифровой обработки сигналов, к структурам вычислительных блоков микропроцессоров. Техническим результатом является повышение универсальности за счет того, что любой из множителей может быть представлен как в прямом, так и в дополнительном коде; улучшение параметризуемости, за счет возможности имплементации для множителей с любым количеством разрядов; уменьшение размеров по площади и увеличение быстродействия, за счет отсутствия дополнительных сумматоров для преобразования произведения и более простой топологии; повышение универсальности вследствие возможности вывода результата в двухрядном коде, что позволяет использовать частичные произведения дальше без задержки переноса.

Изобретение относится к вычислительной технике. Технический результат заключается в сокращении времени преобразования при обработке сигналов.

Изобретение относится к логическому модулю, предназначенному для реализации простых симметричных булевых функций. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций, зависящих от n аргументов. Модуль содержит два элемента И, два элемента ИЛИ и четыре мажоритарных элемента, причем первый, второй входы j-го элемента И, третий вход и выход третьего мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента ИЛИ, выходом второго и вторым входом четвертого мажоритарных элементов, а первый, второй входы первого элемента И подключены соответственно к первому, второму информационным входам логического модуля, при этом в него дополнительно введены шесть мажоритарных элементов, первый, второй и третий входы j-го мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента И и третьими входами j-х элементов И, ИЛИ, выходы (j+3)-го, i-го мажоритарных элементов и выход j-го элемента И подключены соответственно к вторым входам (j+4)-го, (i+1)-го и (4×j-1)-го мажоритарных элементов, третьи входы пятого, шестого, седьмого, девятого мажоритарных элементов и выход j-го элемента ИЛИ соединены соответственно с выходами восьмого, десятого, первого, четвертого и третьим входом (4×j)-го мажоритарных элементов, а объединенные первые входы третьего, седьмого, объединенные первые входы четвертого, шестого, восьмого, девятого, объединенные первые входы пятого, десятого и выход шестого мажоритарных элементов образуют соответственно первый, второй, третий настроечные входы и выход логического модуля, третий, (i-3)-й и седьмой информационные входы которого подключены соответственно к третьему входу первого элемента И, (i-6)-му входу второго и третьему входу десятого мажоритарных элементов. 1 ил.
Наверх