Токовый пороговый троичный триггер
Владельцы патента RU 2777029:
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) (RU)
Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Технический результат: создание токового порогового троичного триггера, в котором внутреннее преобразование информации производится в токовой форме сигналов, что позволяет повысить быстродействие устройств преобразования информации. Внутреннее преобразование информации производится в токовой форме сигналов с использованием токовых пороговых компараторов. 6 ил.
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.
В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.
В патенте [15] и работах [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I0. Заявляемое устройство «Токовый пороговый троичный триггер» относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2624581 («Многозначный триггер», МПК H03K 3/289, 2017 г.). Он содержит (фиг. 1 а, б) первый 1 логический элемент циклического сдвига с первым 2 и вторым 3 токовыми входами, а также первым 4 и вторым 5 токовыми выходами, второй 6 логический элемент циклического сдвига с первым 7 и вторым 8 токовыми входами, а также первым 9 и вторым 10 токовыми выходами, третий 11 логический элемент циклического сдвига с первым 12 и вторым 13 токовыми входами, а также первым 14 и вторым 15 токовыми выходами, первый 16, второй 17 и третий 18 входы предустановки токового порогового троичного триггера, первый 19, второй 20 и третий 21 токовые выходы токового порогового троичного триггера, первый 7 токовый вход второго 6 логического элемента циклического сдвига соединён с первым 4 токовым выходом первого 1 логического элемента циклического сдвига, первый 12 токовый вход третьего 11 логического элемента циклического сдвига подключен к первому 9 токовому выходу второго 6 логического элемента циклического сдвига, первый 14 токовый выход третьего 11 логического элемента циклического сдвига связан с первым 2 токовым входом первого 1 логического элемента циклического сдвига, второй 3 токовый вход первого 1 логического элемента циклического сдвига соединен с первым 16 входом предустановки токового порогового троичного триггера, второй 8 токовый вход второго 6 логического элемента циклического сдвига связан со вторым 17 входом предустановки токового порогового троичного триггера, второй 13 токовый вход третьего 11 логического элемента циклического сдвига подключен к третьему 18 входу предустановки токового порогового троичного триггера, первый 19 токовый выход токового порогового троичного триггера связан со вторым 5 токовым выходом первого 1 логического элемента циклического сдвига, второй 20 токовый выход токового порогового троичного триггера соединён со вторым 10 токовым выходом второго 6 логического элемента циклического сдвига, третий 21 токовый выход токового порогового троичного триггера подключен ко второму 15 токовому выходу третьего 11 логического элемента циклического сдвига, причём первый 1, второй 6 и третий 11 логические элементы циклического сдвига идентичны по составу элементов, связей между ними и функциональному назначению входов и выходов, первый 1 логический элемент циклического сдвига включает первый 2 и второй 3 токовые входы и первый 4 и второй 5 токовые выходы, первый 22 и второй 23 входные полевые транзисторы, затворы которых соединены и подключены к первому 24 источнику напряжения смещения, третий 25 и четвертый 26 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 27 источнику напряжения смещения, первое 28 токовое зеркало, согласованное с первой 29 шиной источников питания и содержащее выход 30, второе 31 токовое зеркало, согласованное со второй 32 шиной источников питания и содержащее выход 33, третье 34 токовое зеркало, согласованное со второй 32 шиной источников питания и содержащее первый 35 и второй 36 выходы, первый 37 и второй 38 источники опорного тока, причём истоки первого 22 и третьего 25 входных полевых транзисторов объединены, истоки второго 23 и четвертого 26 входных полевых транзисторов объединены, выход 33 второго 31 токового зеркала связан с первой 29 шиной источников питания через второй 38 источник опорного тока и соединён с объединёнными истоками второго 23 и четвертого 26 входных полевых транзисторов, первый 35 выход третьего 34 токового зеркала подключен к первому 4 токовому выходу логического элемента циклического сдвига, второй 36 выход третьего 34 токового зеркала соединён со вторым 5 токовым выходом логического элемента циклического сдвига, сток второго 23 входного полевого транзистора подключен к первой 29 шине источников питания.
Существенный недостаток известного логического элемента состоит в том, что он не предоставляет возможность работы с токовыми пороговыми сигналами, что в конечном итоге приводит к снижению его быстродействия. Это не позволяет создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов. В первую очередь это связано с тем, что известная схема имеет погрешности преобразования сигналов, происходящие на каждой операции, эти погрешности неизбежно суммируются в выходном сигнале и могут приводить к заметным общим отклонениям от уровней опорных сигналов. Применение пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.
Основная задача предлагаемого изобретения состоит в создании токового порогового троичного триггера, в котором внутреннее преобразование информации производится в токовой форме сигналов с использованием токовых пороговых компараторов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].
Поставленная задача решается тем, что в логическом элементе (фиг.1 а, б), содержащем первый 1 логический элемент циклического сдвига с первым 2 и вторым 3 токовыми входами, а также первым 4 и вторым 5 токовыми выходами, второй 6 логический элемент циклического сдвига с первым 7 и вторым 8 токовыми входами, а также первым 9 и вторым 10 токовыми выходами, третий 11 логический элемент циклического сдвига с первым 12 и вторым 13 токовыми входами, а также первым 14 и вторым 15 токовыми выходами, первый 16, второй 17 и третий 18 входы предустановки токового порогового троичного триггера, первый 19, второй 20 и третий 21 токовые выходы токового порогового троичного триггера, первый 7 токовый вход второго 6 логического элемента циклического сдвига соединён с первым 4 токовым выходом первого 1 логического элемента циклического сдвига, первый 12 токовый вход третьего 11 логического элемента циклического сдвига подключен к первому 9 токовому выходу второго 6 логического элемента циклического сдвига, первый 14 токовый выход третьего 11 логического элемента циклического сдвига связан с первым 2 токовым входом первого 1 логического элемента циклического сдвига, второй 3 токовый вход первого 1 логического элемента циклического сдвига соединен с первым 16 входом предустановки токового порогового троичного триггера, второй 8 токовый вход второго 6 логического элемента циклического сдвига связан со вторым 17 входом предустановки токового порогового троичного триггера, второй 13 токовый вход третьего 11 логического элемента циклического сдвига подключен к третьему 18 входу предустановки токового порогового троичного триггера, первый 19 токовый выход токового порогового троичного триггера связан со вторым 5 токовым выходом первого 1 логического элемента циклического сдвига, второй 20 токовый выход токового порогового троичного триггера соединён со вторым 10 токовым выходом второго 6 логического элемента циклического сдвига, третий 21 токовый выход токового порогового троичного триггера подключен ко второму 15 токовому выходу третьего 11 логического элемента циклического сдвига, причём первый 1, второй 6 и третий 11 логические элементы циклического сдвига идентичны по составу элементов, связей между ними и функциональному назначению входов и выходов, первый 1 логический элемент циклического сдвига включает первый 2 и второй 3 токовые входы и первый 4 и второй 5 токовые выходы, первый 22 и второй 23 входные полевые транзисторы, затворы которых соединены и подключены к первому 24 источнику напряжения смещения, третий 25 и четвертый 26 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 27 источнику напряжения смещения, первое 28 токовое зеркало, согласованное с первой 29 шиной источников питания и содержащее выход 30, второе 31 токовое зеркало, согласованное со второй 32 шиной источников питания и содержащее выход 33, третье 34 токовое зеркало, согласованное со второй 32 шиной источников питания и содержащее первый 35 и второй 36 выходы, первый 37 и второй 38 источники опорного тока, причём истоки первого 22 и третьего 25 входных полевых транзисторов объединены, истоки второго 23 и четвертого 26 входных полевых транзисторов объединены, выход 33 второго 31 токового зеркала связан с первой 29 шиной источников питания через второй 38 источник опорного тока и соединён с объединёнными истоками второго 23 и четвертого 26 входных полевых транзисторов, первый 35 выход третьего 34 токового зеркала подключен к первому 4 токовому выходу логического элемента циклического сдвига, второй 36 выход третьего 34 токового зеркала соединён со вторым 5 токовым выходом логического элемента циклического сдвига, сток второго 23 входного полевого транзистора подключен к первой 29 шине источников питания, предусмотрены новые элементы и связи – в схему первого 1 логического элемента циклического сдвига включены первый 39, второй 40, третий 41 и четвертый 42 дополнительные входные полевые транзисторы, первый 43 и второй 44 дополнительные источники опорного тока, первый 45 и второй 46 дополнительные источники напряжения смещения, дополнительный 47 выход первого 28 токового зеркала, дополнительный 48 выход второго 31 токового зеркала, первый 2 токовый вход первого 1 логического элемента циклического сдвига соединён со входом первого 28 токового зеркала, второй 3 токовый вход первого 1 логического элемента циклического сдвига подключен ко входу второго 31 токового зеркала, выход 30 первого 28 токового зеркала подключен к дополнительному 48 выходу второго 31 токового зеркала и связан первой 29 шиной источников питания через первый 37 источник опорного тока, выход 30 первого 28 токового зеркала соединён с объединёнными истоками первого 22 и третьего 25 входных полевых транзисторов и затвором второго 40 дополнительного входного полевого транзистора, дополнительный 47 выход первого 28 токового зеркала подключен к объединённым истокам второго 23 и четвертого 26 входных полевых транзисторов и затвору четвертого 42 дополнительного входного полевого транзистора, сток первого 22 входного полевого транзистора подключен к первой 29 шине источников питания, истоки первого 39 и второго 40 дополнительных входных полевых транзисторов объединены и связаны с первой 29 шиной источников питания через первый 43 дополнительный источник опорного тока, истоки третьего 25 и четвертого 26 входных полевых транзисторов и первого 39 и четвертого 42 дополнительных входных полевых транзисторов подключены ко второй 32 шине источников питания, истоки третьего 41 и четвертого 42 дополнительных входных полевых транзисторов объединены и связаны с первой 29 шиной источников питания через второй 44 дополнительный источник опорного тока, затвор первого 39 дополнительного входного полевого транзистора подключен к первому 45 дополнительному источнику напряжения смещения, затвор третьего 41 дополнительного входного полевого транзистора подключен ко второму 46 дополнительному источнику напряжения смещения, стоки второго 40 и третьего 41 дополнительных входных полевых транзисторов объединены и соединены со входом третьего 34 токового зеркала.
На чертеже фиг. 1 (а, б) показаны схемы прототипа, а на чертеже фиг. 2 – схема заявляемого токового порогового троичного триггера на полевых транзисторах в соответствии с формулой изобретения.
На чертеже фиг. 3 представлена схема циклического сдвига фиг. 2 в среде компьютерного моделирования Micro-Cap на моделях полевых транзисторов.
На чертеже фиг. 4 представлена схема токового порогового троичного триггера (фиг. 1а) в среде компьютерного моделирования Micro-Cap на моделях полевых транзисторов.
На чертеже фиг. 5 приведены осциллограммы входных и выходных сигналов схемы троичного триггера фиг. 4.
Триггер фиг. 2 (транзисторный логический элемент памяти) содержит
первый 1 логический элемент циклического сдвига с первым 2 и вторым 3 токовыми входами, а также первым 4 и вторым 5 токовыми выходами, второй 6 логический элемент циклического сдвига с первым 7 и вторым 8 токовыми входами, а также первым 9 и вторым 10 токовыми выходами, третий 11 логический элемент циклического сдвига с первым 12 и вторым 13 токовыми входами, а также первым 14 и вторым 15 токовыми выходами, первый 16, второй 17 и третий 18 входы предустановки токового порогового троичного триггера, первый 19, второй 20 и третий 21 токовые выходы токового порогового троичного триггера, первый 7 токовый вход второго 6 логического элемента циклического сдвига соединён с первым 4 токовым выходом первого 1 логического элемента циклического сдвига, первый 12 токовый вход третьего 11 логического элемента циклического сдвига подключен к первому 9 токовому выходу второго 6 логического элемента циклического сдвига, первый 14 токовый выход третьего 11 логического элемента циклического сдвига связан с первым 2 токовым входом первого 1 логического элемента циклического сдвига, второй 3 токовый вход первого 1 логического элемента циклического сдвига соединен с первым 16 входом предустановки токового порогового троичного триггера, второй 8 токовый вход второго 6 логического элемента циклического сдвига связан со вторым 17 входом предустановки токового порогового троичного триггера, второй 13 токовый вход третьего 11 логического элемента циклического сдвига подключен к третьему 18 входу предустановки токового порогового троичного триггера, первый 19 токовый выход токового порогового троичного триггера связан со вторым 5 токовым выходом первого 1 логического элемента циклического сдвига, второй 20 токовый выход токового порогового троичного триггера соединён со вторым 10 токовым выходом второго 6 логического элемента циклического сдвига, третий 21 токовый выход токового порогового троичного триггера подключен ко второму 15 токовому выходу третьего 11 логического элемента циклического сдвига, причём первый 1, второй 6 и третий 11 логические элементы циклического сдвига идентичны по составу элементов, связей между ними и функциональному назначению входов и выходов, первый 1 логический элемент циклического сдвига включает первый 2 и второй 3 токовые входы и первый 4 и второй 5 токовые выходы, первый 22 и второй 23 входные полевые транзисторы, затворы которых соединены и подключены к первому 24 источнику напряжения смещения, третий 25 и четвертый 26 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 27 источнику напряжения смещения, первое 28 токовое зеркало, согласованное с первой 29 шиной источников питания и содержащее выход 30, второе 31 токовое зеркало, согласованное со второй 32 шиной источников питания и содержащее выход 33, третье 34 токовое зеркало, согласованное со второй 32 шиной источников питания и содержащее первый 35 и второй 36 выходы, первый 37 и второй 38 источники опорного тока, причём истоки первого 22 и третьего 25 входных полевых транзисторов объединены, истоки второго 23 и четвертого 26 входных полевых транзисторов объединены, выход 33 второго 31 токового зеркала связан с первой 29 шиной источников питания через второй 38 источник опорного тока и соединён с объединёнными истоками второго 23 и четвертого 26 входных полевых транзисторов, первый 35 выход третьего 34 токового зеркала подключен к первому 4 токовому выходу логического элемента циклического сдвига, второй 36 выход третьего 34 токового зеркала соединён со вторым 5 токовым выходом логического элемента циклического сдвига, сток второго 23 входного полевого транзистора подключен к первой 29 шине источников питания. В схему первого 1 логического элемента циклического сдвига включены первый 39, второй 40, третий 41 и четвертый 42 дополнительные входные полевые транзисторы, первый 43 и второй 44 дополнительные источники опорного тока, первый 45 и второй 46 дополнительные источники напряжения смещения, дополнительный 47 выход первого 28 токового зеркала, дополнительный 48 выход второго 31 токового зеркала, первый 2 токовый вход первого 1 логического элемента циклического сдвига соединён со входом первого 28 токового зеркала, второй 3 токовый вход первого 1 логического элемента циклического сдвига подключен ко входу второго 31 токового зеркала, выход 30 первого 28 токового зеркала подключен к дополнительному 48 выходу второго 31 токового зеркала и связан первой 29 шиной источников питания через первый 37 источник опорного тока, выход 30 первого 28 токового зеркала соединён с объединёнными истоками первого 22 и третьего 25 входных полевых транзисторов и затвором второго 40 дополнительного входного полевого транзистора, дополнительный 47 выход первого 28 токового зеркала подключен к объединённым истокам второго 23 и четвертого 26 входных полевых транзисторов и затвору четвертого 42 дополнительного входного полевого транзистора, сток первого 22 входного полевого транзистора подключен к первой 29 шине источников питания, истоки первого 39 и второго 40 дополнительных входных полевых транзисторов объединены и связаны с первой 29 шиной источников питания через первый 43 дополнительный источник опорного тока, истоки третьего 25 и четвертого 26 входных полевых транзисторов и первого 39 и четвертого 42 дополнительных входных полевых транзисторов подключены ко второй 32 шине источников питания, истоки третьего 41 и четвертого 42 дополнительных входных полевых транзисторов объединены и связаны с первой 29 шиной источников питания через второй 44 дополнительный источник опорного тока, затвор первого 39 дополнительного входного полевого транзистора подключен к первому 45 дополнительному источнику напряжения смещения, затвор третьего 41 дополнительного входного полевого транзистора подключен ко второму 46 дополнительному источнику напряжения смещения, стоки второго 40 и третьего 41 дополнительных входных полевых транзисторов объединены и соединены со входом третьего 34 токового зеркала.
Триггеры используют классическую структуру элемента памяти – логического кольца на элементах 
или 
циклического сдвига. Для управления состоянием элемента памяти логические элементы сдвига должны содержать дополнительные входы «запрет». Пассивный уровень сигнала «запрет» (set0 – S0, set1 – S1, set2 – S2) соответствует режиму хранения и обеспечивает устойчивое и неизменное состояние сигналов логического кольца. Активный «запрет» должен поступать только на один из трех входов установки, принудительно определяя заданное состояние соответствующего выходного сигнала, и «разрывает» логическое кольцо на период установки. Подача более чем одного сигнала установки («запрета») недопустима, как и в RS-триггере это приведет к неопределенности следующего состояния в режиме хранения.
Рассмотрим работу элемента циклического сдвига (фиг. 2).
Входная переменная «x1» в виде сигнала втекающего тока поступает на первый 2 токовый вход первого 1 логического элемента циклического сдвига и далее на вход первого 28 токового зеркала. Входная переменная «x2» в виде сигнала втекающего тока поступает на второй 3 токовый вход первого 1 логического элемента циклического сдвига и далее на вход второго 31 токового зеркала. Выходной сигнал с выхода 30 первого 28 токового зеркала суммируется с выходным сигналом с дополнительного 48 выхода второго 31 токового зеркала и подаётся на объединённые истоки первого 22 и третьего 25 входных полевых транзисторов, а затем на затвор второго 40 дополнительного входного полевого транзистора, где из данного сигнала вычитается ток первого 37 источника опорного тока. Режимы работы первого 22 и третьего 25 входных полевых транзисторов задаются значениями напряжений первого 24 и второго 27 источников напряжения смещения. Первый 39 и второй 40 дополнительные входные полевые транзисторы образуют ДК, переключение токов стоков этих транзисторов определяется сигналом, поступающим на затвор второго 40 дополнительного входного полевого транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной (i < 1) c пороговым уровнем, задаваемым первым 43 дополнительным источником опорного тока. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах диапазона изменения тока 0,5I0. При положительной разности сигналов (i - 1) ток первого 43 дополнительного источника опорного тока через сток второго 40 дополнительного входного полевого транзистора поступает на вход третьего 34 токового зеркала. Выходной сигнал с дополнительного 47 выхода первого 28 токового зеркала суммируется с выходным сигналом с выхода 33 второго 31 токового зеркала и подаётся на объединённые истоки второго 23 и четвертого 26 входных полевых транзисторов, а затем на затвор четвертого 42 дополнительного входного полевого транзистора, где из данного сигнала вычитается ток второго 38 источника опорного тока. Режимы работы второго 23 и четвёртого 26 входных полевых транзисторов задаются значениями напряжений первого 24 и второго 27 источников напряжения смещения. Третий 41 и четвертый 42 дополнительные входные полевые транзисторы образуют ДК, переключение токов стоков этих транзисторов определяется сигналом, поступающим на затвор четвёртого 42 дополнительного входного полевого транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной (i < 2) c пороговым уровнем, задаваемым вторым 44 дополнительным источником опорного тока. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах диапазона изменения тока 0,5I0. При положительной разности сигналов (i - 2) ток второго 44 дополнительного источника опорного тока через сток третьего 41 дополнительного входного полевого транзистора складывается с сигналом со стока второго 40 дополнительного входного полевого транзистора и поступает на вход третьего 34 токового зеркала, где преобразуются в равный им вытекающий ток и передаются на первый 35 и второй 36 токовые выходы, которые в свою очередь поступают на первый 4 и второй 5 токовые выходы первого 1 логического элемента циклического сдвига.
В схеме на фиг. 2 двухполюсники 49 и 50 служат для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.
Рассмотрим работу многозначного триггера (троичного элемента памяти) (фиг. 4) на основе операции прямого циклического сдвига для случая, когда ее таблица истинности имеет вид:
| x0 | y2 | max(x0,y2) | y0 |
| 0 | 0 | 0 | 1 |
| 0 | 1 | 1 | 2 |
| 0 | 2 | 2 | 0 |
| 2 | ~ | 2 | 0 |
Следует отметить, что данная таблица истинности является не полностью определенной - в ней отражены не все возможные значения аргументов x0, y2, а только значения, которые могут быть реализованы при работе троичного элемента памяти (фиг. 4). Соответствующая таблице истинности функция описывается уравнением
Q = ((x – S) > 1,5) + 2((x – S) < 0,5.
Как известно, различают два режима работы триггера:
– режим установки триггера в некоторое состояние;
– режим хранения этого состояния.
При подаче на второй (3) токовый вход первого (1) логического элемента циклического сдвига управляющего сигнала в виде состояния логической “2” триггер (фиг.1а) переходит в установочный режим. На первый (2) токовый вход первого (1) логического элемента циклического сдвига подаётся состояние логического “0”. На первом (4) и втором (5) токовых выходах первого (1) логического элемента циклического сдвига получаем состояние логического “0”. Далее состояние логического “0” подаётся на первый (7) токовый вход второго (6) логического элемента циклического сдвига. На второй (8) токовый вход второго (6) логического элемента циклического сдвига подаётся состояние логического “0”. На первом (9) и втором (10) токовых выходах второго (6) логического элемента циклического сдвига получаем состояние логической “1”. Далее состояние логической “1” подаётся на первый (12) токовый вход третьего (11) логического элемента циклического сдвига. На второй (13) токовый вход третьего (11) логического элемента циклического сдвига подаётся состояние логического “0”. На первом (14) и втором (15) выходах третьего (11) логического элемента циклического сдвига получаем состояние логической “2”. При подаче состояния логической “2” на второй (8) токовый вход второго (6) логического элемента циклического сдвига или на второй (13) токовый вход третьего (11) логического элемента циклического сдвига триггер (фиг.4) в установочном режиме работает аналогично. Управляющий сигнал подаётся только один раз на один из трёх входов (16), (17), (18), после установочного режима схема триггера (фиг.1а) работает в режиме хранения.
В режиме хранения состояния логической “2” ток с первого (14) токового выхода третьего (11) логического элемента циклического сдвига подаётся на первый (2) токовый вход первого (1) логического элемента циклического сдвига. На второй (3) токовый вход первого (1) логического элемента циклического сдвига подаётся состояние логического “0”. На первом (4) и втором (5) токовых выходах первого (1) логического элемента циклического сдвига получаем состояние логического “0”. Далее состояние логического “0” подаётся на первый (7) токовый вход второго (6) логического элемента циклического сдвига. На второй (8) токовый вход второго (6) логического элемента циклического сдвига подаётся состояние логического “0”. На первом (9) и втором (14) токовых выходах второго (6) логического элемента циклического сдвига получаем состояние логической “1”. Далее состояние логической “1” подаётся на первый (12) токовый вход третьего (11) логического элемента циклического сдвига. На второй (13) токовый вход третьего (11) логического элемента циклического сдвига подаётся состояние логического “0”. На первом (14) и втором (15) токовых выходах третьего (11) логического элемента циклического сдвига получаем состояние логической “2”, которое с первого (14) токового выхода третьего (11) логического элемента циклического сдвига подаётся на первый (2) токовый вход первого (1) логического элемента циклического сдвига.
При пассивном уровне сигнала установки S=0, входным сигналом x формируется выходной сигнал Q по алгоритму левого циклического сдвига, по активному уровню S=2, выходной сигнал принимает значение Q=2 независимо от уровня сигнала x. Таким образом, сигнал установки – двоичный, S=0 – режим хранения в триггере, S=2 – режим установки выходного сигнала Q=2.
Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение токового порогового троичного триггера характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 5.742.154, 1998 г.
2. Патентная заявка US 2007/0018694, 2007 г.
3. Патент US 6.414.519, 2002 г.
4. Патент US 6.566.912, 2003 г.
5. Патент US 6.700.413, 2004 г.
6. Патентная заявка US 2004/0263210, 2004 г.
7. Патент US 6.680.625, 2004 г.
8. Патент SU 1621164, 1991 г.
9. Патент US 6.573.758, 2003 г.
10. Патент US 5.155.387, 1992 г.
11. Патент US 4.713.790, 1987 г.
12. Патент US 5.608.741, 1997 г.
13. Патент US 4.185.210, fig.2, 1980 г.
14. Патент US 3.040.192, fig.1. 1962 г.
15 Патент RU 2624581, 2017 г.
16. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.
17. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.
Токовый пороговый троичный триггер, содержащий первый (1) логический элемент циклического сдвига с первым (2) и вторым (3) токовыми входами, а также первым (4) и вторым (5) токовыми выходами, второй (6) логический элемент циклического сдвига с первым (7) и вторым (8) токовыми входами, а также первым (9) и вторым (10) токовыми выходами, третий (11) логический элемент циклического сдвига с первым (12) и вторым (13) токовыми входами, а также первым (14) и вторым (15) токовыми выходами, первый (16), второй (17) и третий (18) входы предустановки токового порогового троичного триггера, первый (19), второй (20) и третий (21) токовые выходы токового порогового троичного триггера, первый (7) токовый вход второго (6) логического элемента циклического сдвига соединён с первым (4) токовым выходом первого (1) логического элемента циклического сдвига, первый (12) токовый вход третьего (11) логического элемента циклического сдвига подключен к первому (9) токовому выходу второго (6) логического элемента циклического сдвига, первый (14) токовый выход третьего (11) логического элемента циклического сдвига связан с первым (2) токовым входом первого (1) логического элемента циклического сдвига, второй (3) токовый вход первого (1) логического элемента циклического сдвига соединен с первым (16) входом предустановки токового порогового троичного триггера, второй (8) токовый вход второго (6) логического элемента циклического сдвига связан со вторым (17) входом предустановки токового порогового троичного триггера, второй (13) токовый вход третьего (11) логического элемента циклического сдвига подключен к третьему (18) входу предустановки токового порогового троичного триггера, первый (19) токовый выход токового порогового троичного триггера связан со вторым (5) токовым выходом первого (1) логического элемента циклического сдвига, второй (20) токовый выход токового порогового троичного триггера соединён со вторым (10) токовым выходом второго (6) логического элемента циклического сдвига, третий (21) токовый выход токового порогового троичного триггера подключен ко второму (15) токовому выходу третьего (11) логического элемента циклического сдвига, причём первый (1), второй (6) и третий (11) логические элементы циклического сдвига идентичны по составу элементов, связей между ними и функциональному назначению входов и выходов, первый (1) логический элемент циклического сдвига включает первый (2) и второй (3) токовые входы и первый (4) и второй (5) токовые выходы, первый (22) и второй (23) входные полевые транзисторы, затворы которых соединены и подключены к первому (24) источнику напряжения смещения, третий (25) и четвертый (26) входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму (27) источнику напряжения смещения, первое (28) токовое зеркало, согласованное с первой (29) шиной источников питания и содержащее выход (30), второе (31) токовое зеркало, согласованное со второй (32) шиной источников питания и содержащее выход (33), третье (34) токовое зеркало, согласованное со второй (32) шиной источников питания и содержащее первый (35) и второй (36) выходы, первый (37) и второй (38) источники опорного тока, причём истоки первого (22) и третьего (25) входных полевых транзисторов объединены, истоки второго (23) и четвертого (26) входных полевых транзисторов объединены, выход (33) второго (31) токового зеркала связан с первой (29) шиной источников питания через второй (38) источник опорного тока и соединён с объединёнными истоками второго (23) и четвертого (26) входных полевых транзисторов, первый (35) выход третьего (34) токового зеркала подключен к первому (4) токовому выходу логического элемента циклического сдвига, второй (36) выход третьего (34) токового зеркала соединён со вторым (5) токовым выходом логического элемента циклического сдвига, сток второго (23) входного полевого транзистора подключен к первой (29) шине источников питания, отличающийся тем, что в схему первого (1) логического элемента циклического сдвига включены первый (39), второй (40), третий (41) и четвертый (42) дополнительные входные полевые транзисторы, первый (43) и второй (44) дополнительные источники опорного тока, первый (45) и второй (46) дополнительные источники напряжения смещения, дополнительный (47) выход первого (28) токового зеркала, дополнительный (48) выход второго (31) токового зеркала, первый (2) токовый вход первого (1) логического элемента циклического сдвига соединён со входом первого (28) токового зеркала, второй (3) токовый вход первого (1) логического элемента циклического сдвига подключен ко входу второго (31) токового зеркала, выход (30) первого (28) токового зеркала подключен к дополнительному (48) выходу второго (31) токового зеркала и связан первой (29) шиной источников питания через первый (37) источник опорного тока, выход (30) первого (28) токового зеркала соединён с объединёнными истоками первого (22) и третьего (25) входных полевых транзисторов и затвором второго (40) дополнительного входного полевого транзистора, дополнительный (47) выход первого (28) токового зеркала подключен к объединённым истокам второго (23) и четвертого (26) входных полевых транзисторов и затвору четвертого (42) дополнительного входного полевого транзистора, сток первого (22) входного полевого транзистора подключен к первой (29) шине источников питания, истоки первого (39) и второго (40) дополнительных входных полевых транзисторов объединены и связаны с первой (29) шиной источников питания через первый (43) дополнительный источник опорного тока, истоки третьего (25) и четвертого (26) входных полевых транзисторов и первого (39) и четвертого (42) дополнительных входных полевых транзисторов подключены ко второй (32) шине источников питания, истоки третьего (41) и четвертого (42) дополнительных входных полевых транзисторов объединены и связаны с первой (29) шиной источников питания через второй (44) дополнительный источник опорного тока, затвор первого (39) дополнительного входного полевого транзистора подключен к первому (45) дополнительному источнику напряжения смещения, затвор третьего (41) дополнительного входного полевого транзистора подключен ко второму (46) дополнительному источнику напряжения смещения, стоки второго (40) и третьего (41) дополнительных входных полевых транзисторов объединены и соединены со входом третьего (34) токового зеркала.
