Устройство для передачи информации

 

ОП ИСАНИЕ

И ЗОБРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

306554

Союз Советских

Соцнглистических

Республик

Зависимое от авт. свидетельства №вЂ”

МПК Н 031< 3/286

Заявлено 07.VI 1.1969 (№ 1345874/18-24) с присоединением заявки №вЂ”

Приоритет—

Опубликовано 11.Ч!.1971. Бюллетень № 19

Дата опубликования описания 5 VI I I.1971

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 621.373.54(088.8) Автор изобретения

Р. В. Гнитько

Заявитель

УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ

Изобретение относится к вычислительной технике и может быть использовано при построении различных устройств дискретной переработки информации на элементах с непосредственными связями. 5

Известны устройства на элементах с непосредственными связями, состоящие из основного и вспомогательного триггеров, в которых для защиты триггеров от срабатывания из-за наводимых на их логических входах 1О импульсных помех осуществляется стробирование управляющих схем при приеме и передаче информации.

Однако в известных устройствах напряжения помех, действующие в течение импульса выделения информации, могут накладываться на входной сигнал, что снижает помехоустойчивость устройства.

Цель изобретения — повышение помехоустойчивости триггерного устройства и во 20 время действия импульса выделения информации.

Для этого выход в нем инвертора, вход которого подключен к логической схеме, соединен с первым входом первой управляющей схемы «И» вспомогательного триггера, второй вход которой подключен к третьему выходу блока синхронизации. Вход второй управляющей с емы «И» вспомогательного триггера соединен со вторым выходом блока синхронизации. Первый выход блока синхронизации подключен к одному из входов схемы «И», выход которой соединен со входом обнуления основного триггера, и к одному из входов схемы «И», выход которой соединен со входом установки основного триггера.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — диаграммы напряжений на выходах соответствующих узлов.

Устройство для передачи информации содержит основной триггер 1, включающий в себя инверторы 2, 8, логические схемы «И»

4 7 и логические схемы «ИЛИ» 8, 9; вспомогательный триггер 10, включающий в себя пнверторы 11, 12, логические схемы «И»

18 — 15 и логическую схему «ИЛИ» 16. Входная логическая схема состоит из схем «И» 17, 18, схем «ИЛИ» 19 и входного инвертора 20.

Блок управляющих БУ синхронизирующих напряжений имеет для управления связью между основным и вспомогательным триггерами выход для предварительной установки вспомогательного триггера выход 22 и для выделения входной информации с входного инвертора выход 23.

Высокий положительньш уровень условно принят за установочный (единичный), а низкий положительный уровень — за нулевой.

В исходном состоянии (1,) входная информация равна нулю, т. е. на выходе нп одной из

306554 схем «И» 17, 18 нет единичного сигнала.

Связь между вспомогательным и основным триггерами отсутствует, а на выходе инвертора 20 поддерживается постоянный единичный уровень. С приходом нулевого уровня напряжения на выход 22 (момент 12) вспомогательный триггер устанавливается в единичное состояние (инвертор (1 закрыт, инвертор

12 — открыт) . С приходом высокого уровня напряжения на выход 28 (lд) этот триггер переходит в нулевое состояние (ипвертор 11 открыт, инвертор 12 закрыт).

В момент времени й, когда на выходе 21 появляется нулевой уровень напряжения, основной триггер 1 принимает состояние, соответствующее вспомогательному триггеру, независимо от того, в каком состоянии он находился. Это состояние (инвертор 2 — открыт, инвертор 3 — закрыт) условно принято за нулевое и может поддерживаться бесконечно долго, пока входная информация равна нулю.

Установка и обнуление вспомогательного триггера происходят с каждым новым тактом синхронизирующих напряжений. В случае, когда входная информация принимает единичное значение (т. е. инвертор 20 открыт), с приходом импульса напряжения на выход

23 (момент (t5) вспомогательный триггер нс перебрасывается в исходное нулевое состояние. Поэтому с приходом нулевого уровня напряжения на выход 21 (tI;) основной григгер устанавливается в единичное состояние (инвертор 2 закрыт, инвертор 8 ооттккрыт). Это состояние поддерживается до тех пор, пока к моменту прихода импульса напряжения на выход 28 входная информация не будет равна нулю. В этом случае сначала вспомогательный триггер устанавливается в нулевое состояние (момент 1т), а затем (момент ts) и основной триггер.

Таким образом, единичному сигналу на входе устройства, на его выходе соответствует импульс напряжения, по длительности равный периоду повторения синхронпзирующих сигналов.

Помехоустойчивость по логическим входам обеспечивается двумя факторами. Вспомогательный триггер не реагирует на импульсные помехи по установочному уровню на выходе входного инвертора при наличии и мпульса выделения информации, поскольку длительность управляющего импульса выбрана так, что даже при наличии провала в установочном уровне триггер устанавливается в соответствующее этому случаю состояние. Это означаеТ, что устройство не реагирует на им10 гульсные помехи по нулевому уровгпо па ес логических входах, Помехоустойчивость ло установочному уровню обеспечивается за счет использования на входе вспомогательного цриггора дополнительного инвертора.

Ввиду того, что время выключения болшинства переключающих схем значительно больше времени включения, импульсные помехи на логических входах по единичному уровню до определенной длительности не проходят на вспомогательный триггер.

Таким образом, устройство обладает IIñвосприимчивостью к импульсным помехам по логическим входам как по нулевому, так н по еди гичномх уровням и во время действия импульса выделения информации.

Предмет изобретения

Устройство для передачи информации на элементах с непосредственными связями, содержащее основной и вспомогательный триггеры, логические схемы «И — ИЛИ». инвертор, вход которого подключен к логической схеме, и блок синхронизации, отличающееся тем, что, с целью обеспечения помехоустойчивости устройства, выход инвертора соединен с первым входом первой управляющей схемы

«И» вспомогательного триггера, второй вход которой подключен к третьему выходу блока

4О синхронизации, вход второй управляющей схемы «И» вспомогательного триггера соединен со вторым выходом блока синхронизации, первый выход блока синхронизации подключен к одному из входов схемы «И», выход

45 которой соединен со входом обнуления основного триггера, и к одному из входов схемы «И», выход которой соединен со Входом установки основного триггера.

306554 дед > д АУ 3

Жиа t

Sod 1

ИпФ 7

Z0 тг тг ет

-Х Б

Риа 2

Составитель А. И. Жеренов

Техред Н. И. Наумова т Ра

Корректор T. А. Китаева

Редактор Л. А. Утехина

Тип. Харьк. фнл. пред. «Патент»

Заказ 28 l/l062 Изд. ¹ 783 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, К-35, Раушская наб., д. 4/5