Цифровой интегратор
369590
О П И С А Н И Е
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ .
Goes Саеетскик
Социалистическил
Республик йЛ бйблиот нг ц, .
Зависимое от авт. свидетельства №
Заявлено 22Л!.1971 (№ 1631256/18-24) с присоединением заявки №
Приоритет
Опубликовано 08Л!.1973. Бюллетень № 10
Дата опубликования описания 6Х111.1973.Ч. Кл. G 06j 1/02
Комитет по лелам иаобретений и открытий ори Совете Министров
СССР
УДК 681.332.64(088.8) Авторы изобретения
Г. В. Гайдученко, В. A. Платонов, T. H. Садовенко и Г. А. Сулин
Таганрогский радиотехнический институт
Заявитель
ЦИФРОВОЙ ИНТЕГРАТОР
Предлагаемый цифровой интегратор относится к цифровым вычислительным устройствам, в которых для вычисления интеграла используются приращения функций.
Известны цифровые интеграторы последовательного типа, содержащие сумматоры и регистрьс Однако такие схемы при последовательной обработке каждого разряда функций и приращений имеют большое время интегрирования.
Цель предлагаемого изобретения заключается в увеличении быстродействия и точности цифрового интегратора.
В предлагаемом цифровом интеграторе эта цель достигается путем использования параллельных регистров и сумматоров, а также тем, что для умножения приращений используются два параллельных сумматора, которые объединяются управляющими сигналами в один сумматор для суммирования и умножения функций.
На чертеже представлена блок-схема интегратора.
Буферный регистр 1 является регистром, через который происходит обмен информацией цифрового интегратора. Выходы буферного регистра соединены с входами первого регистра множимого 2 для передачи приращений подынтегральной функции, старших разрядов подынтегральной функции и старших разрядов остатка. Выходы буферного регистра 1 также соединены со входами первого регистра множителя 8 для передачи приращений переменной интегрирования. Кроме того, выходы бу5 ферного регистра соединены со входами второго регистра множимого 4 для передачи приращений подынтегральной функции и младших разрядов остатка. Соединение выходов буферного регистра 1 со входами второго ре10 гистра множителя 5 используется для передачи приращений переменной интегрирования. .Выходы первого регистра множимого 2 через вентили б умножения первого сумматора
7 соединены со входами промежуточного ре15 гистра 8 первого сумматора таким образом, что в зависимости от управляющего сигнала, подаваемого с выходов пг младших разрядов второго регистра множителя 5 на управляющие входы вентилей б умножения первого сум20 матора, число, записанное в первом регистре множимого 2, может быть передано либо в прямом коде, либо в дополнительном коде, либо со сдвигом влево, т. е. умножено на пг младших разрядов числа, находящегося во
25 втором регистре множителя 5. Аналогично, выходы второго регистра множимого 4 через вентили 9 умножения второго сумматора 10 соединены со входами промежуточного регистра 11 второго сумматора таким образом, что в
30 зависимости от управляющего сигнала, пода369590 ваемого либо с выходов m младших разрядов первого регистра множителя 8, либо с выходов
m,младших разрядов второго регистра множителя б на управляющие входы вентилей 9 умножения второго сумматора 10, число, записанное во втором регистре множимого 4, может быть передано либо в прямом коде, либо в дополнительном коде, либо со сдвигом влево. Выходы промежуточного регистра 8 первого сумматора 7 соединены со входами первого сумматора, а выходы промежуточного регистра 11 второго сумматора 10 соединены со входами второго сумматора.
Первый регистр множителя 8 и второй регистр множителя 5 являются сдвигающими регистрами, в которых информация может сдвигаться вправо на т разрядов, причем выходы т младших разрядов первого регистра множителя 8 через управляющие вентили сдвига 12 соединены цепью сдвига с т старшими разрядами второго регистра множителя
5, так что эти регистры могут в зависимости от сигналов управления, подаваемых на управляюшие вентили сдвига 12, объединяться в один сдвигающий регистр для умножения числа, находящегося в первом регистре множимого 2, на число, находящееся в объединенном сдвигающем регистре, либо для умножения числа, старшие разряды которого находятся в первом регистре множимого 2, а младшие — во втором регистре множимого 4, на число в объединенном сдвигающем регистре.
Выходы первого регистра множителя 8 соединены со входами буферного регистра 1 для выдачи информации из цифрового интегратора. Кроме того, выходы первого регистра множителя 8 соединены со входами второго сумматора 10 для суммирования полноразрядных чисел. Выходы первого регистра множителя 8 соединены со входами второго регистра множителя 5 для передачи чисел.
Для промежуточного хранения информации выходы первого сумматора 7 соединены со входами старших разрядов промежуточного регистра 18 (выходы тех же разрядов промежуточного регистра 18 соединены со входами промежуточного регистра 8 первого сумматор») Выходы второго сумматора 10 соединены со входами младших разрядов промежуточного регистра 18 (выходы тех же разрядов промежуточного регистра 18 соединены со входами промежуточного регистра 11 второго сумматора 10).
Первый сумматор 7 своими выходами соединен со входами первого регистра множимого
2 для того, чтобы старшие разряды полноразрядного числа, находящегося в первом и втором сумматорах 7 и 10, могли быть переданы из первого сумматора 7 в первый регистр множимого 2 для последующего умножения или суммирования. Для этой же цели выходы второго сумматора 10 соединены со входами второго регистра множимого 4.
Для сохранения младших разрядов произведения выходы т младших разрядов первого сумматора 7 соединены со входами m старших разрядов первого регистра множителя 8. Для этого же выходы т младших разрядов второго сумматора 10 соединены со вхо5 дами m старших разрядов второго регистра множителя б.
Выходы первого и второго сумматоров соединены со входами буферного регистра 1 для вывода информации из цифрового интеграто10 ра. Чтобы передать старшие разряды произведения для последуюшего суммирования, выходы второго сумматора 10 соединены со входами первого регистра множимого 2. Выходы
m старших разрядов второго сумматора сое15 динены цепями переноса через управляющие вентили переносов 14 с младшими разрядами первого сумматора 7. Это позволяет объединять в нужное время первый и второй сумматоры в один сумматор.
20 Предлагаемый цифровой интегратор может выполнить следующий алгоритм численного интегрирования: метод квадратных парабол
1 7 (» (У» + У» ) 7У» +
30 который выполняется в следующей последовательности:
П, = 7У„. —.У„,, 35 Ур» 7Уд»
,=П,— П, и,=,, 40 r., = П, + 0„,, Ур», — Ур.. . + 7Ур», 1 з
Урк + 7Урк
2 ((+»
Хз 7уд» ((+ Х2
Для реализации метода трапеций
+о,», выполняются пункты 4, 5, 6 алгоритма (2).
Алгоритм (2) реализуется в цифровом интеграторе в следующей последовательности. Устройством управления, которое на схеме не показано, подается последовательность управляющих сигналов, по которым в буферный регистр 1 из запоминающего устройства поступают приращения Vgр», и Чур», . 3a((-(. I) тем приращение Vy,» передается в первый (l-i » регистр множимого 2, а приращение 7ур»,—
65 во второй регистр множимого 4. После этого
369590 и,=
25
yP»t yP»(t г) + 7 yP»t
65 в буферный регистр 1 поступают приращения 7у,г», и 7у » гг>, откуда приращение Vyq»<,. передается затем в первый регистр множителя
8, а приращение Vgq» — — во второй регистр множителя 5.
После этого начинается одновременное умножение приращения Vy»
Получение произведения
Пг — 7 » . Uyq» происходит следующим образом.
В соответствии с кодом, записанным в т младших разрядах второго регистра множителя 5, приращение Vy»<, г находящееся в первом регистре множимого 2, через вентили б умножения первого сумматора 7 и промежуточный регистр первого сумматора передается в сумматор прямым или обратным кодом или со сдвигом влево.
Затем приращение Гг1,г»,, находящееся во втором регистре множителя 5, сдвигается на т разрядов вправо, одновременно на т разрядов вправо сдвигается содержимое первого сумматора 7, причем младшие разряды из сумматора записываются в старшие разряды пепвого регистра множителя 8.
После этого умножения повторяются в течение определенного времени, пока не будет получена величина П .
После окончания умножения старшие разряды произведения П располагаются в первом сумматоре 7, а младшие разряды — в первом регистре множителя 8.
Аналогично, во втором сумматоре 10 происходит умножение приращения Vy.t. находящегося во втором регистре множимого 4, на приращение 7уг»г,+гг, находящееся в первом регистре множителя 8. После выполнения умножения старшие разряды произведения Пг расположены во втором сумматоре 10, а младшие — во втором регистре множителя 5.
Для получения разности Х =Пг — П старшие разряды произведения П передаются из второго сумматора 10 в первый регистр множимого 2, а младшие разряды — из второго регистра множителя 5 во второй регистр множимого 4. Первый и второй сумматоры 7 и 10 подачей управляющих сигналов на управляющие вентили переносов 14 объединяются на один сумматор.
Младшие разряды произведения Пг из первого регистра множителя 8 передаются во второй сумматор 10, затем произведение П через вентили 6 и 9 ум .ожения первого и второго сумматоров 7 и 10 и промежуточные регистры 8 и 11 первого и второго сумматоров вычитаются в первом и втором сумматорах из произведения Пь
Для получения величины разность Хг из первого и второго сумматоров переписывается в первый и второй регистры множимого 2 и 4. Одновременно из буферного регистра 1 в первый и второй регистры мно1 жителя 8 и 5 записывается число в двоич12 ном коде (старшие разряды записываются в первый регистр множителя 8, а младшие — во втопой регистр множителя 5).
Через управляющие вентили сдвига 12 по управляющему сигналу первый и второй регистры множителя 8 и 4 объединяются в один сдвигающий регистр.
При умножении анализируются т младших
1 разрядов числа — —, находящиеся во втором
12 регистре множителя 5. Результат анализа передается на вентили б и 9 умножения первого и второго сумматоров, через которые множимое передается в промежуточные регистры первого и второго сумматоров и затем в первый и второй сумматор. Затем множитель сдвигается в первом и втором регистрах множителя 8 и 5 на пг разрядов. Цикл умножения повторяется определенное время до образования величины П .
Во время умножения буферный регистр 1 поступает остаток интеграла О»,, полученный на предыдущем шаге. После окончания умножения остаток О,», из буферного регистра 1 поступает во второй регистр множимого
4 и затем через вентили 8 умножения второго сумматора и промежуточный регистр второго сумматора суммируется в объединенном пер,вом и втором сумматоре с величиной П, образуя Z = П +О,», . Результат суммирования записывается из сумматоров в промежуточный регистр 18 для промежуточного хранения.
Для образования нового значения подынтегральной функции приращения Vg»»t;+ и Vy,», из запоминающего устройства поступают в буферньш регистр 1, откуда 7у,.»,. засылается во второй регистр множителя 5, à Vg,»<,г — в первый регистр множителя 8. Вслед за этим в буферный регистр 1 записывается у,„»t г>, и затем старшие разряды подьнгтегральной функции переписываются в перг:.,ш регистр множимого
369590
2, а младшие — во втором регистре множимого 4, откуда функция gp»< „через вентили б и
9 умножения первого и второго сумматоров и промежуточные регистры первого и второго сумматоров суммируется в первом и втором сумматорах с приращением Vgp»i, выдаваемым на второй сумматор 10 из второго регистра множителя 5. Затем у„», записывается из первого и второго сумматоров в буферный регистр I для вывода нового значения подынтегральной функции в запоминающее устройство, а также в первый и второй регистры множимого 2 и 4. Одновременно приращение
Vgp»<,, сдвигается в первом регистре множителя 8 на один разряд вправо, образуя вели1 чину — <7у,»<,, переписывается во втором
2 регистре множителя 5 для последующего суммирования с ур», . Через вентили б и 9 умножения первого и второго сумматоров и промежуточные регистры первого и второго сумматоров ур», суммируется на первом и втором
1 сумматорах с приращением — Т7у»„ „, нахо2 дящимся в регистре 5, для образования величины
1 з 2 »<+ У
Полученная сумма переписывается из первого и второго сумматоров в первый и второй регистры множимого 2 и 4. Одновременно из промежуточного регистра 18 в промежуточные регистры первого и второго сумматоров переписывается величина Z, откуда она переписывается в первый и второй сумматоры 7 и l0.
Одновременно с этим в буферный регистр 1 из запоминающего устройства заносится приращение 7у »<,.+, . Из буферного регистра оно пересылается во второй регистр множителя 5.
После этого начинается умножение величины Хз, находящейся в первом и втором регистрах множимого 2 и 4, на приращение 7уд»<,+,>, находящееся во втором регистре множителя 5, Так как к этому времени в сумматоре была записана величина Хг, то в результате умножения образуется искомое приращение
7 »<<+I) = Хз 7gq»
+ « ур»; < i gq» — 7gp»! X
После окончания умножения приращение
1<1 интеграла V»
Предмет изобретения
15 Цифровой интегратор, содержащий буферный регистр, выходы которого соединены с первым и вторым регистрами множимого и множителя, выход первого пегистра множимого через вентили, вторые входы которых подключены ко втором регистру множителя, связан с промежуточнь<м регистром первого cvNматора, первый выход первого регистра множителя соединен с буферным регистром, второй — с управляющими вентилями сдвига, выходы которых через второй регистр множителя подключены ко второму регистру множнмого, а третий — с вентилями, вторые и третьи входы которых связаны со вторыми регистрами множимого и множителя, à BbIxoды — с промежуточным регистром второго сумматора; выход промежуточного регистра пергого сумматора соединен с первым сумматором, выходами подключенным к первым регистрам множимого и множителя, к буферному регистру; выход промежуточного регистра второго сумматора соединен со вторым сумматором, выходами подключенным к буферному регистру, ко вторым регистрам множимого и множителя и к управляющим вентилям пере40 носов, выходы KoTopblx соединены с первым сумматором, отличающийся тем, что, с целью повышения быстродействия, точности вычисления, он содержит дополнительный промежуточный регистр, входами подключенный к пер45 вому и второму сумматорам, а выходами — к промежуточным регистрам первого и второго сумматоров; третий и четвертый выходы первого регистра множителя соединены соответственно со вторым сумматором и со вторым
50 регистром множителя, выходы которого связаны с буферным регистром и со вторым сумматором, выходом подключенным к первому регистру множимого.
369590 х
Редактор Е. Семанова
Заказ 2440/2 Изд, ¹ 1258 Тираж 647 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4:5
Типография, пр. Сапунова, 2
Составитель В. Орлова
Техред T. Курилко
Корректоры: А. Васильева и Е. Талалаева
