Патент ссср 374599

 

374599

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Соез Соеетеиих

Социалистических республис

Зависимое от авт. свидетельства №вЂ”

Заявлено 08.IV.1970 (№ 1428046!18-24) с присоединением заявки №вЂ”

Приоритет

Опубликовано 20.III.1973. Бюллетень № 15

Дата опубликования описания 1 VI.1973

М. Кл. 6 06f 7/50

Комитет оо целом изобретений и открытий ори Сосете Министров

СССР

УДК 681. 325.54(088.8) Авторы изобретения В. Я. Контарев, С. И. Назаров, Л .Н. Преснухин и A. А, Шишкевич

Заявитель

ОИЧНЫЙ СУММАТОР

Изобретение относится к области вычислительной техники и может быть использовано конкретно в арифметических устройствах цифровых вычислительных машин.

Известный полный двоичный сумматор токов содержит двухтранзисторные токовые ключи, источники питающего напряжения и смещения, эмиттерные повторители, транзисторы и резисторы.

Этот сумматор содержит большое количество компонентов и потребляет значительную мощность в быстродействующем варианте.

Предложенное устройство отличается отизвестного тем, что в нем базы транзисторов двух токовых ключей соединены соответственно с выходом первого источника напряжения смещения и через два эмиттерных повторителя подключены к зашунтированным транзисторами клеммам суммирования прямых и инвертированных значений входных токов.

Коллекторы первых двух токовых ключей попарно объединены и присоединены к первой и второй выходным клеммам сигналов суммы.

Выходы эмиттерных повторителей соединены через транзисторы с базами транзисторов третьего и четвертого токовых ключей. Коллекторы последнего подключены к первой и второй выходным клеммам сигналов переноса. Эмиттеры транзисторов третьего и четвертого токовых ключей соответственно соединены с коллекторами двух транзисторов, базы которых подключены к выходу второго источника напряжения смещения, эмиттеры — через

5 резисторы к выходу источника питающего напряжения.

На чертеже приведена схема описываемого сумматора.

Он содержит токовые ключи на четырех па10 рах транзисторов 1и 2,8 и 4,5и 6, 7и 8; транзисторы в диодном включении 9, 10; резисторы 11 — 16; транзисторы 17 — 22; первый

28 и второй 24 источники напряжения смещения; источник питающего напряжения 25.

15 Эмиттеры транзисторов каждой пары соединены между собой и, кроме того, эмиттеры пары 1 и 2 соединены с коллектором транзистора 5, пары 8 и 4 — с коллектором транзистора б, пары 5 и 6 — с коллектором трехэлект20 родного транзистора 22, пары 7 и 8 — с коллектором транзистора 21. Базы транзисторов

21 и 22 соединены непосредственно со вторым источником напряжения смещения 24, а эмиттеры — с источником питающего напряжения

25 25 через резисторы 13 и 14 соответственно.

Базы транзистора 17 (эмиттерного повторителя) и эмиттер транзистора 19 в диодном включении присоединены непосредственно к входным клеммам двух слагаемых и перено30 са из предыдущего разряда, а через резистор

:374599

11 — к земле. Аналогично база транзистора 18 (эмиттерного повторителя) и эмиттер транзистора 20 в диодном включении присоединены непосредственно к входным клеммам двух инверсий слагаемых и инверсии переноса из предыдущего разряда, а через резистор 12— к земле.

Коллекторы транзисторов 17 — 20, а также базы транзисторов 19 и 20 заземлены. Эмиттер транзистора 17 соединен с базами транзисторов 1 и 7 и с коллектором и базой транзистора 9 в диодном включении. Эмиттер транзистора 9 непосредственно соединен с базой транзистора 5 и через резистор 15 — с источником питающего напряжения 25. Аналогично (в силу симметрии схемы) эмиттер транзистора 18 соединен с базами транзисторов 4 и 8 и с коллектором и базой транзистора 10. Эмиттер последнего непосредственно соединен с базой транзистора б и через резистор 1б — с источником 25. На базы транзисторов 2 и 8 подается напряжение от первого источника смещения 28. Сигнал суммы снимается с общей точки коллекторов транзисторов 2 и 4, сигнал инверсии суммы — с общей точки коллекторов транзисторов 1 и 8, сигналы переноса и инверсии переноса— с коллекторов транзисторов 8 и 7 соответственно. Если слагаемые и перенос предыдущего разряда нулевые (токи слагаемых и переноса из предыдущего разряда равны нулю. а токи инверсий слагаемых и ток инверсии переноса из предыдущего разряда равны i), то напряжение на резисторе 11 близко к нулю, а на резисторе 12 — равно U„„-, ò. е. прямому падению напряжения на базо-эмиттерном переходе транзистора. В любом состоянии схемы потенциалы эмиттера транзистора 17 и эмиттера транзистора 9 повторяют напряжение на резисторе 11 со сдвигом по уровню на величины, равные одному и двум прямым падениям напряжения на базо-эмиттерном переходе транзистора, соответственно. С такими же сдвигами по уровню повторяют напряжение на резисторе 12 эмиттеры транзисторов 18 и 10. Ток суммы, образуемый источником тока: транзистор 22, резистор 18, источники 25 и 24, проходит через открытые транзисторы 5 и 1, т. е. на выходе инверсии суммы присутствует единичный выходной сигнал, а на выходе суммы — нулевой. Ток же переноса, образуемый источником тока: транзистор 21, резистор 18, источники 25 и 24, проходит через открытый транзистор 7, т. е. на выходе инверсии перехода присутствует единичный выходной сигнал, а на выходе переноса — нулевой.

Если одно из слагаемых или перенос предыдущего разряда отличны от нуля, то по резистору 11 протекает ток, и напряжение на нем становится равным некоторой отрицательной величины — ЛЕ, причем

Поскольку потенциал базы транзистора 7 все еще более положителен, чем потенциал базы транзистора 8, то на выходе переноса сохраняется нулевой логический уровень и соответственно единичный уровень на выходе инверсии переноса. Выход же суммы принимает единичное логическое значение, так как ток суммы протекает теперь через открытые транзисторы 5 и 2.

При любой логической комбинации, когда две из трех входных величин имеют единичные логические значения, напряжение на резисторе ll равно Ус„а на резисторе 12 — ЛЕ.

Токовый ключ переноса и токовый ключ (транзисторы 5 и б) переключаются: перенос принимает единичное логическое значение, ток суммы проходит через открытые транзисторы б и 8, т. е. единичный сигнал присутствует на выходе инверсии суммы, а отсутствие тока на выходе сумы означает логический нуль суммы.

При единичных значениях слагаемых и переноса предыдущего разряда потенциал на резисторе 12 оказывается близким к нулю. Перенос сохраняет единичное логическое состояние, а ток суммы течет по новой цепи: транзистор б, транзистор 4, выходная клемма суммы. Таким образом на выходе суммы устанавливается единичное логическое состояние. Состояние описанной схемы полностью соответствует таблице истинности полного двоичного сумматора.

Предмет изобретения

Полный двоичный сумматор токов, содержа щий двухтранзисторные токовые ключи, источ ники питающего напряжения и смещения эмиттерные повторители, транзисторы и ре зисторы, отличающийся тем, что, с целью уп рощения устройства и повышения быстродействия, в нем базы транзисторов двух токовых ключей соединены соответственно с выходом первого источника напряжения смещения и через два эмиттерных повторителя подключены к зашунтированным транзисторами клеммам суммирования прямых и инвертированных значений входных токов; коллекторы первых двух токовых ключей попарно объединены и присоединены к первой и второй выходным клеммам сигналов суммы; выходы эмиттерных повторителей соединены через транзисторы с базами транзисторов третьего и четвертого токовых ключей, коллекторы последнего подключены к первой и второй выходным клеммам сигналов переноса; эмиттеры транзисторов третьего и четвертого токовых ключей соответственно соединены с коллекторами двух транзисторов, базы которых подключены к выходу второго источника напряжения смещения, а эмиттеры — через резисторы к выходу источника питающего напряжения..374599

1слаг

ПЕрСно

upend разрр

Составитель А. Маслов

Редактор Н. Джарагетти Техред T. Ускова Корректор Е, Михеева

Заказ 156!/4 Изд. № 374 Тираж 647 Подписное

1111ИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, )К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2