Й^ьсоюзнаяпйтшйсчш;;;"-::*.йая

 

375645

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТРРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских.Соииалистиеррки»

Реаяубяик

Зависимое от авт. свидетельства №

Заявлено 24.Ill.1970 (,% 1413587/18-24) с нрисоединекием заявки №

Приоритет

Опубликовано 23.И1.1973. Бюллетень № 16

Дата опубликования описания 30.V.1973

М. Кл. G 061 7/385 комитет по аеяам изобретений и открытий ори .Совете МиНистрОв

СССР

УДК 681.325.5(088.8) Авторы изобретения

Г. А. Гегешидзе, Г. С. Цирамуа н И. С. Микадзе

Тбилисский научно-исследовательский институт приборостроения н средств автоматизации

Заявитель

НАКАПЛИВАЮЩИЙ ПАРАЛЛЕЛЪНЪ1Й СУММАТОР

Изобретение относится к области вычислительной техники.

Известен накапливающий сумматор, содержащий в каждом i-м разряде триггер, нулевой выход которого соединен с,первым входом первой схемы «И», выходом через первый элемент задержки соединенной с единичным входом триггера, единичный выход которого соединен с первым входом второй схемы «И», выходом через второй элемент задержки связанной с нулевым входом триггера и с первым входом схемы «И» переноса (i+1)-го разряда, второй вход кото рой соединен с шиной пе,реноса, а выход — с вторыми входами первой и второй, схем «И», Известный сумматор не позволяет сдвигать в нем числа влево и вправо.

Цель изобретения — расширение функциональных возможностей устройства.

Цель достигается за счет того, что сумматор дополнительно содержит в каждом раз|ряде д ве схемы «И» сдвига, влево и сдвига вправо, .причем единичный выход триггера i-го разряда соединен с первыми входами схемы

«И» сдвига вправо (i — 1)-го разряда и схемы

«И» сдвига влево (i+1)-ro разряда, вторые входы которых соединены соответственно с шинами сдвига вправо и сдвига влево, выходы схем «И» сдвига вправо и сдвига влево

i-го разряда соедине|ны с входом первого элемента задержки того же разряда.

На чертеже изображена блок-схема предлагаемого сумматора, 5 Он содержит в,каждом разряде триггер 1 с.раздельными входами, схему «И» 2 ввода слагаемых, схему «И» 8вцепи переноса,,элемент 4 задержки, тактовую шину 5 ввода слагаемых и тактовую шину б подачи импульсов

10 разрешения переноса.

К первым,входам схем «И» 2 и 8 подсоединены соответственно шины 5 и б. Выходь. эт|их схем соединены между собой и с входами схем «И» 7 и 8 цепи образования счетно15 го входа триггера 1. К вторым входам схем

«И» 7 и 8 подсоединены соответственно единичный и нулевой выходы триггера 1. Единичный выход триггера одновременно связан со схемой «И» 9 сдвига влево соседнего старше20 I o разряда и со схемой «И» 10 сдвига вправо соседнего младшего разряда.

На вторые входы схем «И» 9 и 10 подключены соответственно шины 11 и 1 импулзсов сдвига влево и вправо.

25 Выход схемы «И» 7 соединен через элемент

4 задержки с нулевым входом триггера 1 и с входом схемы «И» 8 соседнего старшего разряда, образуя тем самым цепь переноса.

iBbIx bI элементов «И» 8, 9 и 10 связаны

ЗО через элемент 18 задержки с единичным вхо375645 дом триггера 1. Шина 14 установки нинуля триггера подана на соответствующий вход трипгера l.

Кодовые, шины 15, служащие для ввода слагаемых, подсоединены к входу элемента 5

«И» 2.

В ыходы 16 и 17 трипгера являются соответственно единичным и нулевым.

Работает предлагаемый сумматор следующим образом. 10

Перед началом работы на шину 14 подают ситнал «Установка 0», в результате чего все триггеры 1 устанавливаются в ненулевое состояни;е.

Прием кюда числа перьвого слагаемого с 15 кодовых,шин 15 происходит через схемы «И»

2 по с игналу разрешения приема кода, поступающего по,шине 5. Затем тем же путем осуществляется прием кода числа второго слагаемого, 20

Суммирование при нятых слагаемых осуществляется путем подачи управляющего сипнала «Пере нос» по шине б одновременно с сигналом по шине 5.

Если -й разряд второго слатаемого явля- 25 ется нулем, то триггер 1 (данного разряда) остается в прежнем состоянии. Если тот же разряд второго слагаемого является едини цей, то импульс, пройдя схему «И» 2, поступает на входы схем «И» 7 и 8. Если указан- 30 ный триггер находится в состоянии «1», то поступивший импульс, пройдя через схему

«И» 7, элемент 4 задержки, поступает íà нулевой вход этого триггера и пере водит его в состояние «О». 35

Одновременно этот же импульс по цепям переноса поступает в схему «И» 8 след ующего (i+1)-го разряда и изменяет состояние триггера 1;+ .

Аналогично осуществляется перенос по 40 веем разрядам сумматора, Результат сложения запоминается в триггерах.

При необходимости осуществления сдвига влево по шине 11 подается сигнал «Сдвиг влево». После этого через промежуток вре- 45

"ЭЗ мени т —" где т„— время задержки им2 пульса в элементах 4 и 18, подается по шине

14 ситнал «Установка О». В этот период шиIHbI б и 12 за блокированы. 50

IEcBiH в i-м разряде записана «1», то импульс через от(крытую схему «И» 9 следующего (i + 1)-то разряда устанавливает триггре 1;+f в состояние «1», независимо от тото, в како м состоянии он нахюдился до 3Tого. Если в i-м разряде за писан «0», тогда схема «И» 9 (i+1)-.ro разряда не открывается, импулыс через нее пройти не может и триггер 1, установленный сигналом «Установка О» в состояние «0», остается в том же состоянии. После подачи последующих сипн алов

«Сдвиг влево» и «Установка О» код числа, находящийся в -м разряде, опять переходит в следующий (старший) (i+1)-й разряд по рассмотренным цепям. При необходимости осуществления сдвига вправо пю шине 12 подается сигнал «Сдвиг вправо». В этот период, шины б и 11 за блокираваны. Импульс сдвига проходит через схему «И» 10 предыдущего ()младшего) (i+ 1) -го р а зрядa и устанавливает триггер

1; < в требуемое состояние в зависимости от наличия в i-м разряде единицы или нуля.

Предмет изобретения

Накапливающий параллельный сумматор, содержащий в каждом i-м разряде триггер, нулевой выход которого соединен с первым входом первой схемы «И», выходом через первый элемент задержки соединенной с единичным входом триггера, единичный выход которого подключен к первому входу второй схемы «И», выходом через второй элемент задержки связанной с нулевым входом триггера и с первым входом схемы «И» переноса (i+1) го разряда, второй вход которой соединен с шиной пере носа, а выход — с вторыми входами первой и второй схем «И», отличающийся тем, что, с целью расширения функциональных возможностей, он дополнительно содержит в каждом разряде две схемы «И» сдвига влево и сдвига вправо, причем единичный выход трипгера -то разряда соединен с первыми входами схемы «И» сдвига вправо (i — 1)-pro разряда и схемы «И» сдвига влево (ip1)-то разряда, вторые входы которых соединены соответственно с шинами сдвига вправо и сдвига влево, выходы схем «И» сдвига вправо и сдвига влево i-го разряда соединены с входом inepaoro элемента задержки того же разряда.

375645 г) Составитель И. Долгушева

Редактор И. Орлова

Техред Т. Курилко

Корректор Л. Царькова

Типография, пр. Сапунова, 2

Заказ 1554/15 Изд. № 1351 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров CCCP

Москва, Ж-35, Раушская наб., д. 4/5

Й^ьсоюзнаяпйтшйсчш;;;-::*.йая Й^ьсоюзнаяпйтшйсчш;;;-::*.йая Й^ьсоюзнаяпйтшйсчш;;;-::*.йая 

 

Похожие патенты:

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда
Наверх