Патент ссср 365704

 

О П И СА Н И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сова Советских

Социалистических

Республик

Зависимое от,вт. сви",етельсгва . Ъ

Заявлено 03,1Х.1970 (¹ 1472428, 18-24) Ч. Кл. G 06f 7 50 с присоединением зaÿâêè . е

Комитет по селам

Приоритет

Опубликовано 08,1.1973. Бюллетень Л 6

Дата опубликования описания 5Л 1.1973 изобретеиий и открытий при Совете Министров

СССР

УД1< 681 325.54(088.8) Авторы изобрстепия

С. М. Голик, И. П. Гончаревский и Ю. Т. Чигирин

Заявитель

КОПИТЕЛЬНЫЙ ДЕСЯТИЧНЫЙ СУММАТОР

Преобразователь 1 содержит логические схемы «И» 12 и 13, выходы которых связаны со входами логической схемы «ИЛИ» 14.

Один из входов схемы «И» 12 связан с шиной

15 нулевой последовательности опорных импульсов и одним из входом схемы «И» 16, 15 другой вход схемы «И» 12 соединен с шиной

17 строб-импульсов сложения и одним из входов схемы «И» 18. Один из входов схемы «И»

18соединен с шиной 19 строб-импульсов вычитания и с одним из входов схемы «И» 16, а

20 другой вход схемы «И» 18 связан с входом 10 операнды В и одним из входов схемы «И» 18.

Выходы схем «И» 16 и 18 через схему «ИЛИ»

20 связаны со входом установки «1» триггера

2I. Выход схемы «ИЛИ» 14 соединен со вхо25 дом установки «О» триггера 21, выход которого соединен с одним из входов трехвходовой схемы «И» 22, второй вход которой через схему «ИЛИ» 28 связан с шиной 17 и шиной

19, а третий вход схемы «И» 22 связан с клем30 мой 24 тактовых импульсов Ть

Устройство относится к области автоматики и вычислительной техники и может быть использовано при реализации технических средств цифровой автоматики и электронных вычислительных машин.

Известен накопительный десятичный сумматор, содержащий преобразователь фазо-импульсного представления числа в числоимпульсное, связанный с фазо-импульсной ячейкой памяти, которая выходом связана с устройством формирования импульса единицы переноса в старший разряд.

Известное устройство не позволяет производить вычитание чисел.

Предложенное устройство отличается тем, что в него дополнительно введена схема сравнения операндов, выход которой связан со входом схемы формирования сигналов переноса. Один из входов схемы сравнения операндов соединен с шиной строб-импульсов сравнения, а два других — с шинами операндов.

Это позволяет производить в устройстве операцию вычитания.

Блок-схема устройства приведена на чертеже.

Устройство содержит преобразователь 1 фазо-импульсного представления чисел в число-импульсное, выход которого связан со входом 2 фазо-импульсной ячейки памяти 8, связанной по выходу со входом 4 схемы формирования сигналов переноса 5. Входы б и 7 схемы формирования сигналов переноса 5 соединены с выходами схемы сравнения операндов 8, вход 9 котороп служит входом строб-импульсов сравнения, а входы 10 и 11— с шинами операндов В и А соответственно.

365704

Фазо-импульсная ячейка памяти 8 содержит схему «ИЛИ» 25, входами связанную со входом 2, клеммой 26 счетных тактовых импульсов Т> и клеммой 27 переноса из предыдущего разряда. Схема «ИЛИ» 25 выходом присоединена к счетному входу 28 фазо-импульсного элемента памяти 29. Через схему «ИЛИ» 80 к динамическому входу 81 фаза-импульсного элемента памяти 29 подключены вход П и клемма 82 нулевой опорной последовательности.

Схема формирования сигналов переноса 5 содержит триггер 88, счетный вход которого служит входом 4, а вход установки «О» соединен с клеммой установки «О» сложения. Выход триггера 88 через схему «И» 84, соединенную выходом со входом схемы «ИЛИ» 35, связан с клеммой 86 переноса в старший разряд. Другой вход схемы «И» 84 связан с клеммой 87 импульсов опроса. Другой вход схемы «ИЛИ» 85 соединен с выходом схемы

«И» 88, входы которой связаны с клеммой 39 строб-импульса переноса, клеммой 24 и выходом схемы «ИЛИ» 40, соединенной с клеммой

41 признака переноса в последующий разряд.

Один из входов схемы «ИЛИ» 40 связан через схему «И» 42 с клеммой 43 признака переноса из предыдущего разряда и с выходом триггера 44. Другой вход схемы «ИЛИ» 40 служит входом 45. Входы триггера 44 установки «О» и «1» служат входами 6 и 7 соответственно.

Схема сравнения операндов 8 содержит схему «И» 46, один из входов которой связан со входом схемы «И» 47 и служит входом

9, а другой — входом 10. Второй вход схемы

«И» 47 служит входом 11. Выход схемы «И»

46 связан со входом установки «О» триггера

48 и с одним из входом схемы «И» 49. Выход схемы «И» 47 связан с другим входом схемы

«И» 49 и через схему «ИЛИ» 50 — со входом установки «1» триггера 48. Другой вход схемы «ИЛИ» 50 связан со входом б схемы формирования сигналов переноса 5 и клеммой 51 нулевого входа триггера 44. Выходы триггера 48 и схемы «И» 49 связаны со входами 45 и 7 схемы формирователя сигналов переноса.

Устройство работает следующим образом.

Преобразователь 1 служит для преобразования числа В (при сложении) и дополнения числа В до десяти (при вычитании) в пачку импульсов. Фазо-импульсная ячейка памяти 8 служит для хранения результата суммирования.

Схема сравнения операндов 8 служит для определения равенства чисел А и В или какое из чисел больше.

На динамический вход 81 фазо-импульсной ячейки памяти 8 через схему «ИЛИ» 80 подается число А (0 <4 <9), прибавляется число В (О<В<9). На единичный вход триггера 21 через схему «ИЛИ» 20 и схему «И» 18 поступают импульсы с фазой числа В, а на нулевой вход — через схему «ИЛИ» 14 и схе5

З0

65 му «И» 12 поступают нулевые опорные импульсы.

Таким образом, на входе схемы «И» 22 цифра представлена длительностью импульса, При наличии строб-импульса сложения на входе схемы «И» 22, поступающем по шине

17 схемы «ИЛИ» 23, с выхода 2 схемы «И»22 выдаются импульсы, число которых соответствует длительности импульса на входе схемы

«И» 22 и которые поступают через схему

«ИЛИ» 25 на счетный вход 28 фазо-импульсного элемента памяти 29.

Процесс сложения происходит в фазо-импульсной ячейке памяти 8. С выхода 4 фазоимпульсной ячейки памяти импульсы поступают на счетный вход триггера 38 (триггер служит для анализа наличия переноса). Он устанавливается в нулевое положение импульсами, частота которых в два раза меньше частоты нулевых опорных импульсов.

Если А+В(10, то за интервал времени от установки триггера 88 в нуль до опорного нулевого импульса с выхода фаза-импульсного элемента памяти 29 выйдет один импульс, который поступает на счетный вход 4 триггера 88.

Триггер 88 устанавливается в единичное состояние и выдает запрещающий потенциал, который поступает с выхода триггера на первый входсхемы «И» 84. На второй вход (клемму) 87 схемы «И» 84 поступают импульсы опроса с частотой в два раза меньшей частоты нулевых опорных импульсов и сдвинутых на полтакта счетных тактовых импульсов относительно опорной нулевой частоты. На выходе схемы «И» 34 и выходе (клемме) 86 схемы

«И» 85 импульса переноса не будет.

Если А+В)10, то за интервал времени от установки триггера 88 в нулевое состояние до опорного нулевого импульса с выхода фазоимпульсной ячейки памяти выйдет два импульса, которые поступают на счетный вход триггера 83. Первый импульс установит триггер в единичное состояние, а второй импульс возвратит его в нулевое состояние. С выхода триггера 88 выдается разрешающий потенциал, поступающий на первый вход схемы

«И» 84. При поступлении на второй вход (клемму) 37 схемы «И» 34 импульса опроса с выхода схемы «И» 84 и выхода схемы

«ИЛИ» 85 выдается импульс переноса.

При вычитании сумматор работает следующим образом.

На динамический вход 11 фазо-импульсного элемента памяти 29 через схему «ИЛИ» 80 подается число А и отнимается число В. На единичный вход триггера 21 через схему

«ИЛИ» 20 и схему «И» 16 поступают нулевые опорные импульсы, а на нулевой вход через схему «ИЛИ» 14 и схему «И» 18 поступают импульсы с фазой числа В.

Таким образом, на первом входе схемы И»

22 цифра (дополнение числа В до десяти) представлена длительностью импульса. При наличии строб-импульса вычитания на втором

365704 входе схемы «И» 22, поступающим по шине

19 схемы «ИЛИ» 28, с выхода схемы «И» 22 выдаются импульсы, число которых соответствует длительности импульса на первом входе схемы «И» 22 и которые поступают на счетный вход 28 фазо-импульсного элемента памяти 29.

Процесс сложения числа А с дополнением числа В до десяти происходит в фазо-импульсном элементе памяти.

Если А ) В, то при наличии стробимпульса сравнения, поступающего на первые входы 9 схем «И» 4б и 47, с выхода триггера 48 выдается запирающий потенциал. Признак переноса с выхода (клеммы) 41 схемы «ИЛИ» 40 в последующий разряд нв поступает. Импульсы переноса с выхода схемы «И» 88 и с выхода (клеммы) 86 схемы «ИЛИ» 85 не выдаются.

Если А(В, то при наличии строб-импульса сравнения с выхода триггера 48 выдается разрешающий потенциал. С выхода (клеммы) 41 схемы «ИЛИ» 40 в последующий разряд поступает признак переноса. При наличии стробимпульса переноса на выходе (клемме) 39 схемы «И» 88 на вход схемы «ИЛИ» 85 поступают девять импульсов, которые устанавливают в последующем разряде на число единиц меньше того, которое там хранилось.

Если А=В, то при наличии стробимпульса сравнения с выхода триггера 48 выдается запрещающий потенциал. Схема «И» 49 срабатывает и устанавливает триггер 44 в единичное состояние.

С выхода триггера 44 выдается разрешающий потенциал.

При наличии признака переноса предыдущего разряда на выходе схемы «И» 42 она срабатывает и через схему «ИЛИ» 40 выдает признак переноса в последующий разряд.

10 При наличии строб-импульса переноса на входе (клемме) 39 схемы «И» 88 с выхода схемы «ИЛИ» 35 выдаются девять импульсов.

15 Предмет изобретения

Накопительный десятичный сумматор, содержащий преобразователь фазо-импульсного представления чисел в число-импульсное, 20 связанный по выходу со входом фазо-импульсной ячейки памяти, выход которой соединен с одним из входов схемы формирования сигналов переноса, отличающийся тем, что, с целью расширения функциональных возможно25 стей сумматора, в него дополнительно введена схема сравнения операндов, выход которой связан с другим входом схемы формирования сигналов переноса, один из входов схемы сравнения операндов соединен с шиной стробЗО импульсов сравнения, а два других — с шинами операндов.

365704

15

Редактор Е. Семанова

Заказ 1622/19 Изд. № 1104 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

Составитель В. Белкин

Техред Л. Грачева

52

Корректоры: И. Божко и С. Сатагулова