Арифметическое устройство последовательного
О П И С А Н И Е 38736l
ИЗОБРЕТЕНИЯ
К АВТОРСИОМУ СВИДЕТЕЛЬСТВУ
Союз Советслии
Соцналистнческни
Реслублни
Зависимое от авт. свидетельства №
Заявлено 28.1!.1966 (№ 1 061543/18-24) М. Кл. 6 66f 7/38 с присоединением заявки №
Приоритет
Опубликовано 21.VI.1973. Б оллетень № 27
Дата опубликования описания 28.IX.1973
Комитет ло делаМ изобретений и открытий лри Совете ббнннстров
СССР
УДК 681.325.5(088.8) Автор изобретения
А. Х. Ботвинник
Заявитель
АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ПОСЛЕДОВАТЕЛЬНОГО
ДЕЙСТВИЯ
Изобретение может использоватсья:в вычислительных машинах последовательного действия, работающих,в асинхронном режиме.
Известно арифметическое устройство последовательного действия, содержащее одноразрядный сумматор, элементы памяти, подключенные к выходу и входу переноса одноразрядного сумматора, распределитель тактовых импульсов и логические элементы. Однако для обслуживания памяти хранения переносов необходимо производить стирание сигнала переноса, возникшего при сложении предыдущих разрядов, и запись вновь, возникшего сигнала переноса после того, как произошло сложение очередных разрядов на одноразрядном сумматоре. Таким образом, при сложении очередных разрядов в каждый момент их поступления реализуются три операции: суммирование, сброс памяти хранения переноса и запись в эту память вновь возникшего переноса. Быстродействие этого устройства ограничивается наличием операций над памятью хранения переноса (сброс, запись) .
Предлагаемое устройство отличается тем, что в .нем выход переносов одноразрядного сумматора подключен к первым входам входных элементов «И», вторые входы которых подключены соответственно к,первому, второму:и третьему выходам распределителя тактовых импульсов, а выходы подключены к входам записи элементов памяти, входы сброса первого, второго и третьего элементов памяти
5 подключены соответственно к третьему, пер вому и второму выходам распределителя тактовых импульсов, выходы элементов памяти подключены к перовым входам выходных элементов «И»,,вторые входы которых подключе10 ны соответственно ко второму, третьему и первому выходам распределителя тактовых импульсов, а выходы соединены со входом переноса одноразрядного сумматора.
Это позволяет повысить быстродействие уст15 ройства.
На чертеже изображена блок-схема предлагаемого устройства.
Устройство содержит одноразрядный сумматор 1, распределитель 2 тактовых импуль20 сов, логические элементы «И» 8, 4 и 5, элементы памяти 6, 7 и 8, выходные логические элементы «И» 9, 10 и 11.
Разряды слагаемых подаются на вход одноразрядного сумматора. Тактовый импульс, со25 провождающий сигналы разрядов слагаемых, поступает на вход распределителя тактовых импульсов, на первом входе которого возникает сигнал управления. Этим сигналом производится ввод переноса, возникшего от сло " 387361
Предмет изобретения
Составитель M. Коновалов
Техред T. Курилко
Корректор С. Сатагулова
Редактор 3. Твердохлебова
Заказ 2634!7 Изд. М 733 Тираж 647 Подписное
ЦНИ11ПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, М(-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2 жения предыдущих разрядов, через логический элемент «И» 8 в элемент б памяти, сброс элемента 7 памяти и вывод содержимого элемента 8 памяти через логический элемент «И»
11. С приходом сигналов очередных разрядов слагаемых и тактового импульса из распределителя тактовых импульсов сигнал управления со второго выхода, который подключает элемент б памяти к входу переноса одноразрядного сумматора 1, открывает элемент 7 памяти на запись переноса и производит сброс элемента 8 памяти. С приходом третьего тактового импульса и сигналов очередных разрядов слагаемых на распределитель тактовых импульсов вырабатывается сигнал управления на третьем выходе, сбрасывающий элемент б памяти. Зтим сигналом производится запись в элемент 8 памяти и выход содержимого элемента 7 памяти на вход переноса одноразрядного сумматора 1. С приходом очередного тактового импульса и сигналов разрядов сигнал разрешения распределителя тактовых импульсов снова возникает на первом входе, и цикл работы повторяется.
Арифметическое устройство последовательного действия, содержащее одноразрядный
5 сумматор, элементы памяти, подключенные к выходу н входу переноса одноразрядного сумматора, распределитель тактовых импульсов и логические элементы, отличаюЩееся тем, что, с целью повышения быстродействия уст10 ройства, в нем выход переносов одноразрядного сумматора подключен к первым входам входных элементов «И», вторые входы которых подключены соответственно к первому, второму и третьему выходам распределителя
15 тактовых импульсов, а выходы подключены к входам записи элементов памяти, входы сброса и третьего элементов памяти подключены соответственно к третьему, первому и второму выходам распределителя
20 тактовых импульсов, выходы элементов памяти подключены к первым входам выходных элементов «И», вторые входы которых подключены соответственно ко второму, третьему и первому выходам распределителя так25 товых импульсов, а выходы соединены со входом переноса одноразрядного сумматора.
