Патент ссср 388276

 

ъ.

ВС . <,A I I, p .;«7a",, О П И С А" Й

ИЗОБРЕТЕ Н

К АВТОРСКОМУ СВИДЕТЕ

Союз Советских

Социалистических

Республик

Зяв!lсизlое от явт. свидетельства

Заявлено 23Л ;.1 71 (¹ 1661804/18"24) М. Кл. G 06j 1/00

НР1!С<> ;IBII

Соаета 1(<1инистроа СССР оо делам изобретений и открытий

Г1риоритст

О >л1к<;,;1(1<, VI.È7Ë. Б, пльзень. Ь Л

УДК 681.325,65 (088.8) Дата опубликования описания 13.1!1.1971 вторы зобретени11

Б. H. Малиновский, Ю. С. Яковлев и В. И. Патерикин

Ордена Ленина институт кибернетики AH Украинской ССР и Тернопольский финансово-экономический институт аявитсли

ЦИФРО-АНАЛОГОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

11зобрстение относится к области яптомакн н вычислительной техники и может йтн применение, например, в системах цснализованного контроля и управления плп в

<фро-аналоговых вычислительных комплекY.

Известно цифро-аналоговое вычислительное тройство, содержащее регистры множимои множителя; матрицу, состоящую из схем впадения и ключей, вертикальных и горинтальных шин, подключенных к схемам впадения; нагрузочный резистор; источники ков положительной полярности, пропорциольных весам разрядов сомножителей, подюченные к нагрузочному резистору через ючи матрицы.

Цель изобретения — расширение функциольных возможностей устройства.

Цель достигается тем, что в предлагаемое тройство введены вторая матрица, состоя111 из схем совпадения, связанных с ключа, знаковых шин и шины управления операями сложения и вычитания; источники топ отрицательной полярности, пропорциольных весям сомножителей; триггеры знанндуктор нул» и полярности тока или пряжсння; д<н(олнительный источник тока яояхнтельной 1 олярности, соответствующего .у м

5 которые схемы совпадения связаны с ключами; шины управления операциями сложения и вычитания обеих матрлц соединены между собой; одноименные знаковые шипы матриц соединены с соответству:ощимн ьыходамн

10 триггеров знака; источи:(ки T

liy. JJ»J п<1л;. рностн тока илн напряжения.

Блок-схема устройс(вя представлена на

20, чертеже.

Устойство состоит из регистра 1 мпожимого с триггером 2 знака; регистра 3 множителя с трштером 4 знака; первой матрицы 5, содержащей схемы совнаде1(ия 6, 7, 8, схемы

25 разделения 9, ключи 10, шины 11 управления операциями сложения и вычитания и 12 управления операцией умножения, две знаковые шины 13, 14; второй матрицы 15, содержащей схемы совпадения 16, ключи 17, шину

30 18 управления операциями с.. жсния и вычи388276 тания, две шины 19, 20 знака; источников

2! — — 23 тока отрицагельной полярности; источников 24 — -28 тока положительной полярности, индикатора 29 нуля и полярности напряжения или тока; резистора 30; дополнительного источника 31 зока положительной полярности, соответствующего весу младшего разряда регистра 3; дополнительной схемы совпадения 32; дополнительного ключа 33.

Выход каждого разряда регистра 3 (на чертеже старший разряд — верхний) соединен с соответствующей схемой совпадения 16 матрицы 15 по первому входу; вторые входы этих схем совпадения соединены с Шиной 20 знака, которая подключена к единичному выходу триггера 4 знака; третьи входы схем ссвпадения 16 соединены с шиной 18 управления операциями сложения и вычитания.

Выход каждого разряда регистра 1 (на чертеже старший разряд слева) соединен с соответствующей схемой совпадения 16 матрицы 15 по первому входу; вторые входы этих схем совпадения соединены со знаковой шиной 19, которая подключена к единичному выходу триггера 2 знака; третьи входы схем совпадения соединены с шиной 18 управления операциями сложения и вычитания.

Источник 21 тока отрицательной полярности, соответствующего весу младшего разряда регистра 3, подключен к нагрузочному резистору 30 через соответствующий ключ 17, управляемый схемой совпадения 16, первый вход которой подключен к выходу младшего разряда регистра 3.

Источник 21 тока отрицательной полярности, соответствующего весу младшего разряда регистра 1, подключен к выходу устройства и нагрузочному резистору 30 через . соответствующий ключ 17, управляемый схемой совпадения 16, первый вход которой подключен к выходу младшего разряда регистра

1. Остальные источники токов отрицательной полярности соответствующих весам более старших разрядов, подключены к нагрузочному резистору 30 через соответствующие ключи 17.

Выход старшего разряда регистра 3 соединен с соответствующими схемами совпадения

6 матрицы 5 по первому входу и с первым входом соответствующей схемы совпадения 8, выход которой через схему разделения 9 подключен к входу ключа 10, через который источники 26 тока положительной полярности, соответствующего весу. старшего разряда регистра 3, подключен к резистору 30..

Выход следующего, более младшего разряда регистра 3 соединен с первым входом соответствующей схемы совпадения 6 матрицы 5, с соответствующими схемами совпадения 7 по первому входу, с первым входом схемы совпадения 8, выход которой через схему разделения 9 подключен к входу ключа

10, через который источник 25 тока положительной полярности, соответствующего весу данного разряда регистра 3, подключеI резистору 30.

Выход самого младшего разряда регис

3 соединен с соответствующими схемами с падения 7 по первому входу и с первым в дом дополнительной схемы совпадения выход которой подключен к входу допол тельного ключа 33, через который допол тельный источник 31 тока положительной

10. лярности, соответствующего весу младш

65 разряда регистра 3, подключен к нагрузному резистору 30.

Выход каждого разряда регистра 1 сое нен с соотвествующими схемами совпаде

6 и 7 матрицы 5 по второму входу, с соотв ствующими схемами совпадения 8 этой м рицы по первому входу; выходы схем сов дения 8 через схемы разделения 9 подк. чсны к входам соответствующих ключей через которые источники 24 — 26 токов по жительной полярности, соответствующих сам разрядов регистра 1, подключены к грузо ч ном у резистору 30.

Третьи входы всех схем совпадения 6 матрицы 5 подключены к шине 12 управ ния операцией умножения. Вторые вхс всех схем совпадения 8 матрицы 5, а так второй вход дополнительной схемы совпа ния 32 подключены к шине 18 управле операциями сложения и вычитания. Тре входы схем совпадения 8, первые входы торых подключены к выходам регистра соединены с шиной 14 знака. Третьи вхо схем совпадения 8, первые входы котор подключены к выходам регистра 3, а так третий вход дополнительной схемы совпа ния 32 соединены со знаковой шиной 13.

Величины токов источников 24 — 28 по, жительной полярности равны соответстве

1, 2, 4, 8, 16 условным единицам, а величи токов источников 21 — 23 отрицательной лярности равны — 1, — 2, — 4 условным е, ницам (если выход старшего разряда гистра 1 расположен слева, затем младш< .разряда и т. д.).

Преобразование цифрового кода, получ щегося при выполнении указанных вы арифметических операций, происходит за с суммирования или вычитания на общей грузке 30 токов соответствующих велич

Например, при выполнении операции ум жения подают потенциал (импульс) раз щения только на одну шину 12 управлев операцией умножения. Потенциал разрез ния поступает на входы соответствуюц схем совпадения 6 и 7 матрицы 5, и тол та схема совпадения открывает ключ 10 следовательно, подключает выход соотв ствующего формирователя к резистору 30, двух остальных входах которой присутству сигналы единицы (соответствующие разря регистров 1. и 3 находятся в состоянии е ницы) .

При этом общая величина тока, протека щего через сопротивление нагрузки, рави

388276

Суммируемые числа и результат 1„ в условных единицах

Суммирусмые числа в двоичном коде (4 ;1)+(1+2+4)=+12 (4 1- 1) — (1+2+4) — — — 2 (4+1)+(1! 2+4)=+2 (4+1) — (1+2+ 4} = — 12

0.101 +0.111

О. 101+ 1.111

1.101 !-0.111

1. 111 + 1 . 1П

/ — - К.2п — 1 2m — 1

1 (2) 55

65 (3) у — К > С,"2" — $ С,"2"-, (1)

1 1

ie C,=1 для разряда, находящегося в состоянии «1»;

C,=0 для разряда, находящегося, в состоянии «О»; и m — номера разрядов регистра множимого и множителя соответственно; .К вЂ” единица тока, соответствующая младшему разряду.

Величина тока какого-либо i-го источника, >дключенного к нагрузке, равна е i — номер источника тока.

Так при перемно>кении, например, двоичях чисел 10! и 111 величина тока, протепощего через сопротивление нагрузки, рава 35 условным единицам, что соответствует эмме величин токов источников 28 » 26 в .рхнем ряду, 27 и 25 в среднем 26 и 24 в жнем: (! 6+4) + (8+2) + (4+1) =35.

Для выполнения операции суммирования с етом знака каждого слагаемого (сложение, ячитание), одно из слагаемых заносят в pelcTp 1 множимого, а его знак — в триггер 2, >угое слагаемое заносят в регистр 3 множн.ля, а его знак — в триггер 4.

Если знаки обоих слагаемых пОло>китель(«О» в знаковых разрядах), то нотен алы разрешения присутствуют на шинах

> и 14, и, следовательно, только на входах

:ем совпадения 8 и 32. Из пих только те

:емы совпадения открывают соответствуюие ключи 10 и 33, на других входах котоях с выходов соответствующих разрядов ггистров 1 и 3 присутствуют сигналы едищы. При отрицательных зпа любого из агаемых («1» в знаковом разряде) нотениал разрешения присутствует на соответгвующей шине 19 или 20.

Для реализации операции суммирования одают потенциал (импульс) разрешения в ину 18. При этом в зависимости от состояий триггеров 2 и 4 к обшей нагрузке подчючены соответствующие источники токов зложительной или отрицательной поляр>сти. Общая величина тока, протекающего рез сопротивление нагрузки, равна и (— (1)Pn+1 К ) (.2n — 1 y ())mal

<е р„== 1, р„=О при «О» и соответствен> «1» в знаковом разряде слагаемого ре1стра множимого; рт=! pm — — 0 при «О» и

>ответственно «1» в знаковом разряде сла емого регистра множителя.

При суммировании с различными знаками ,х же двоичных чисел 101 и 111, первое из

50 которых находится в регистре 1, а второе в регистре 3, получаются следующие результаты:

Значение величины тока на выходе устройства есть результат суммирования.

Для сравнения двух чисел одно из них записывают в регистр 1, а другое в регистр 3.

Триггеры 2 и 4 устанавливают в противоположные состояния. Подают импульс (потенциал) разрешения в шину 18. При равенстве чисел ток, протекающий через сопротивление нагрузки 30, равен нулю, и индикатор 29 на своем выходе вырабатывает признак равенства чисел. Соответственно при положительном направлении тока на выходе устройства больше то число, которое занесено в регистр с нулевым состоянием триггера знака, при отрицательном больше то число, которое занесено в регистр с единичным состоянием триггера знака.

Для реализации простого цифра-аналогового преобразования одного числа его заносят в один из регистров, другой регистр при этом устанавливают в состояние нуля. Подают потеш1иал (импульс) разрешения в шину 18, т. е. цифро-аналоговое преобразование любого числа реализуют в данном устройстве, как его сложение с нулем.

Таким образом, предлагаемое цифро-аналоговое вычислительное устройство реализует следующие операции над числами, представленными в цифровом виде: умножение, сло-. жение, вычитание, сравнение, цифро-аналоговое преобразоваш1е.

Скорость выполнения каждой операции равна скорости цифро-аналогового преобразования.

Предмет изобретения

Цифро-аналоговое вычислительное устройство, содержащее регистры м нож и мого и множителя, матрицу, состоящую из схем совпадения и ключей, вертикальных и горизонтальных шин, подключенных к схемам совпадения, нагрузочный резистор, источники токов положительной полярности, пропорциональных весам разрядов сомножителей, подключенные к нагрузочному резистору через ключи матрицы, отличаюиееся тем, что, с целью расширения функциональных возможностеи, в него введены вторая матрица, состоящая из схем совпадения, связанных с

388276

Составитель И.Горелова

Редактор И.Орлова.Техред А.Камышникова. Корректор Н.Аук

Заказ 372/2. Изд. No. 2011. Тираж 647 экз. Подписное цНИИПИ Государственного комйтета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., a.4/5

Отпечатано в Отделе составления, обработки, издания технической документации (ОСОИТД) института

"Ги пров одхоэ "

Москва, Первомайская ул., 119 ключами. знаковых шип и шины управления о 1ерациями сложения и вычитания, подключенных к входам соответствующих схем сови аде пня, источники токов отрицательной полярности, пропорциональных весам сомножителей, триггеры знака, индикатор нуля и полiið!!îñòè тока, дополнительный источник тока положительной полярности, соо- ветствующего весу младшего разряда регистра множителя, дополнительная схема совпадения и дополнительный ключ, в первую матрицу введены

2/(— 1 схем совпадения и 2К вЂ” 1 схем разделения (К вЂ” общее количество разрядов регистров множимого и множителя), через которые схемы совпадения связаны с ключ причем шины управления операциями сло ния и вычитания обеих матриц соедин между собой, одноименные знаковые ш матриц соединены с соответствующими вь дами триггеров знака, источники токов пс жительной полярности через ключи, свя:— ные со схемами разделения и совпадения r вой матрицы и дополнительной схемой <

lO падения, и источники токов отрицатель полярности через ключи, связанные со схе ми совпадения второй матрицы, соединегп нагрузочным резистором и с входом инди тора нуля и полярности тока.