Преобразователь двоично-десятичного в двоичный и обратнокода

 

О П И С А Н И Е (и) 435519

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советский

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 14.06.71 (21) 1668580/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 05.07.74. Бюллетень № 25

Дата опубликования описания 18.11.74 (51) М. Кл. G 061 5/02

Государственный комитет

Совета Министров СССР во делам иэооретении и открытий (53) УДК 681,325.53 (088.8) I

I о. А. Грекнев н Б. Л. Останков!

I с

4 (72) Авторы изобретения (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА

В ДВОИЧНЫЙ И ОБРАТНО

Изобретение относится к области автоматики и вычислительной техники и предназначено для преобразования кодов.

Известен преобразователь двоично-десятичного кода в двоичный и двоичного кода в двоично-десятичный, содержащий, при преобразовании (n+1) -разрядного десятичного числа первый регистр с (4п+1) разрядами, сумматор с (4n+1) разрядами, второй регистр с

12п разрядами, схемы «И» и «ИЛИ».

Однако при сравнительно невысоком быстродействии, количество оборудования, необходимого для реализации данного преобразователя, велико, что снижает надежность устройства, Целью изобретения является упрощение устройства и повышение его быстродействия.

Сущность изобретения заключается в том, что регистр содержит (12п+4) разрядов. Выход каждого 1-го разряда сумматора, кроме (4n+1)-го, соединен со входом (4n+i)-ro разряда регистра. Инверсный выход l-ro разряда регистра (l=5, 6, ..., 4(n+1), (12n+1), (12а+4)) соединен со входом (i — 4)-ro разряда регистра. Выход k-ro разряда регистра (k = (4n+5), ..., (8п+4) ), кроме (8n+2) -ro разряда, соединен со входом m-го разряда сумматора (m=4, 5,, (4n+3) ) и, кроме (8n+4)-го разряда, соединен со вторым входом q-го разряда сумматора (q=2, 3, ..., 4n).

Выходы (8п+6) -го, (8n+7) -го и 8 (n+1) -го разрядов регистра соединены со вторыми входами (4n+2)-го (4n+3)-го (4п+4)-го разрядов сумматора соответственно. Причем выхо5 ды (8n+2)-ro и (8n+5)-го разрядов регистра соединены через первую схему «ИЛИ» с первым входом (4п+1)-го разряда сумматора со входами первой схемы «И», соединенной по входу с выходом (8n+4)-ro разряда 1O регистра. Выход этой схемы «И» и выход (4n+1)-го разряда сумматора соединены через вторую схему «ИЛИ» со входом (8п+1)ro разряда регистра. Выходы (8n+2) -го (8n+5)-го и инверсный выход (8n+4)-го раз15 рядов регистра соединены со входами второй схемы «И», выход которой и выход (8n+4)-ro разряда регистра соединены через третью схему «ИЛИ» со вторым входом (4а+1)-го разряда сумматора.

20 Схема устройства при преобразовании трехразрядного десятичного числа (т. е. n=2) изображена на фиг. 1 — 3.

Устройство содержит D триггеров 1 — 28, образующих двадцативосьмиразрядный ре25 гистр 29, схемы «ИЛИ» 30, 31, схемы «И» 32, 33, сумматор 34, выполненный на двенадцати одноразрядных сумматорах 35 — 46 и схему

«ИЛИ» 47. Выходы сумматоров 48 — 59 соединены со входами соответствующих разрядов

30 регистра 29.

435519

Связи в преобразователе осуществляются через шины 60 — 65 (тактирующие цепи на чертежах не показаны).

Устройство работает следующим образом.

Информация (например, десятичное число

«639») в двоично-десятичном коде записывается в триггеры 17 — 28 регистра 29, причем цифра «6» записывается в триггеры 17 — 20.

В первом такте работы устройства происходит умножение 6К10 и сложение результата со следующей цифрой «3». Практически происходит сложение трех слагаемых: (6>;2) + (6>(8)+3=12+48+3=63, т. е.

0011

1ПШа: — 63ьо

Результат записывается в триггеры 15 — 20 регистра и одновременно происходит сдвиг на четыре разряда влево содержимое триггеров

25 — 28 регистра, который сводится к записи следующей цифры «9» в триггеры 21 — 24.

Во втором такте происходит умножение числа «63» на «10» и сложение с «9»; (63/2) + (63)(8) +9=126+504+9=639, т. е.

1001

111111

111111

1001111111 = 639,О

На двухвходовой сумматор 43 поступают три слагаемых: с триггеров 18, 20 и 21. В этом случае срабатывает схема «И» 32 и через схему «ИЛИ» 47 в триггер 17 регистра с приходом тактирующего импульса записывается

«единица». Сумматор 43 вырабатывает необходимый в этом случае перенос в старший разряд, так как через схемы «ИЛИ» 30 и 31 на оба его входа поступает информация.

Когда в триггерах 18 и 21 регистра записана «1», а в триггере 20 — «О», срабатываетсхема «И» 32 и с ее выхода через схему «ИЛИ»

31 на второй вход сумматора 43 поступает второе слагаемое.

В этом случае сумма в сумматоре 43 равна нулю, и это значение суммы с приходом тактового импульса записывается через схему

«ИЛИ» 47 в триггер 17 регистра (образуегся перенос в старший разряд) .

Перенос из младших разрядов сумматора

34 (двухвходовые сумматоры 44 — 46), который мог бы изменить в сумматоре 43 значение «1» на «О» или «О» на «1», при использовании схем «И» 32 и 33 возникнуть не может.

Во всех других ситуациях работа двухвходового сумматора не нарушается.

Для перевода целых чисел из двоичного кода в двоично-десятичный их необходимо масштабировать любым известным способом.

Число разрядов после масштабирования целесообразно оставлять равным 4п, где n — число десятичных цифр в максимальном преобразуемом числе. Это дает возможность провести преобразование с высокой точностью.

4

Масштабированное чи сло залисывается в триггеры 13 — 20 регистра 29. При этом используются те же цепи, что и при переводе из двоично-десятичного кода в двоичный. В первом такте происходит умножение масштабированного числа на «10». Произведение записывается в триггеры 9 — 20 регистра 29, причем в третьей тетраде (триггеры 9 — 12) записывается первая десятичная цифра.

Во втором такте происходит сдвиг содержимого триггеров 4 — 12 регистра 29 на четыре разряда влево и умножение на «10» остатка числа, записанного в триггерах 13 — 20 регистра 29.

Произведение записывается в триггеры

9 — 20 регистра 29, в третьей тетраде (триггеры 9 — 12) образуется вторая десятичная цифра.

В третьем также происходит сдвиг содержимого триггеров 4 — 12 регистра 29 на четыре разряда влево и умножение на «10» остатка числа, записанного в триггерах 13 — 20.

Произведение записывается в триггеры 9 — 20 регистра 29, в третьей тетраде (триггеры

9 — 12) образуется третья десятичная цифра.

Устройство позволяет преобразовывать из двоичного кода в двоично-десятичный и дроби с точностью и десятичных цифр после запятой.

Предмет изобретения

Преобразователь двоично-десятичного кода в двоичный и обратно, содержащий регистр, выполненный на D триггерах, сумматор с

4(п+1) разрядами, где (а+1) — число разрядов десятичного числа, схемы «И» и

«ИЛИ», отличающийся тем, что, с целью упрощения устройства и повышения его быстродействия, регистр содержит (12n+4) разрядов; выход каждого i-го разряда сумматора, кроме (4п+1) -го, соединен со входом (4n+i) -го разряда регистра; инверсный выход i-го разряда регистра (i=5, 6, ..., 4(а+1), (12п+1), ..., (12п+4) ) соединен со входом (1 — 4) -го разряда регистра; выход Й-го разряда регистра (lг= (4п+5), ..., (8n+4)), кроме (Яп+2)-го разряда, соединен со входом m-го разряда сумматора (т=4, 5, ..., (4n+3)) и; кроме (8п+4)-ro разряда, соединен со вторым входом q-го разряда сумматора (q=2, 3, 4n); выходы (8п+6) -ro, (8п+7) -го и

8(п+1)-ro разрядов регистра соединены со вторыми входами (4n+2) -ro, (4п+3) -го и (4п+4)-го разрядов сумматора соответственно; причем выходы (8п+2) -го и (8п+5) -го разрядов регистра соединены через первую схему «ИЛИ» с первым входом (4n+1) -ro разряда сумматора со входами первой схемы

«И», соединенной по входу с выходом (8n+4)-го разряда регистра; выход этой схемы «И» и выход (4а+1)-ro разряда сумматора соединены через вторую схему «ИЛИ» со входом (8n+1)-го разряда регистра; выходы

435519

Фиг.1

Фиг. 2 (8n+2) -ro, (8n+5) -го и инверсный выход (8п+4) -го разрядов регистра соединены со входами второй схемы «И», выход которой и

6 гыход (8п+4)-ro разряда регистра соединены через третью схему «ИЛИ» со вторым входом (4n+1)-го разряда сумматора.

435519

Составитель В. Игнатущенко

Техред В. Рыбалова Корректор Л. Царькова

Редактор Л. Утехина

Типография, пр. Сапунова, 2

Заказ 3106/10 Изд. № 64 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5